JPH0147011B2 - - Google Patents
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- Publication number
- JPH0147011B2 JPH0147011B2 JP54161964A JP16196479A JPH0147011B2 JP H0147011 B2 JPH0147011 B2 JP H0147011B2 JP 54161964 A JP54161964 A JP 54161964A JP 16196479 A JP16196479 A JP 16196479A JP H0147011 B2 JPH0147011 B2 JP H0147011B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- polycrystalline silicon
- silicon thin
- metal silicide
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の評価方法に関し、特に多
結晶シリコン薄膜およびその上に形成された金属
シリサイドでなる配線の評価方法に関する。
結晶シリコン薄膜およびその上に形成された金属
シリサイドでなる配線の評価方法に関する。
従来、半導体装置には、その製造技術上の単純
さ、便利さ、容易に可能な高集積度、等の為に多
結晶シリコン薄膜が使用されている。特に多結晶
シリコン薄膜による電極及び配線への応用は一般
化している。しかし、多結晶シリコン薄膜を配線
として利用する場合、その抵抗値が高いという欠
点を有しており、半導体装置の設計に於いて多く
の制限を受けている。その為に多結晶シリコン薄
膜表面に金属シリサイド層を形成することによ
り、その抵抗値を低下させる方法がある。
さ、便利さ、容易に可能な高集積度、等の為に多
結晶シリコン薄膜が使用されている。特に多結晶
シリコン薄膜による電極及び配線への応用は一般
化している。しかし、多結晶シリコン薄膜を配線
として利用する場合、その抵抗値が高いという欠
点を有しており、半導体装置の設計に於いて多く
の制限を受けている。その為に多結晶シリコン薄
膜表面に金属シリサイド層を形成することによ
り、その抵抗値を低下させる方法がある。
しかるに、従来の半導体装置の製造方法では、
この金属シリサイド層を形成した多結晶シリコン
薄膜配線の層抵抗値を、パターンの微細化に伴
い、金属シリサイド層の形成直後はもとより完成
後にもその特性を測定できなかつた。金属シリサ
イド層の形成後にその出来、不出来をモニターす
ることができないため、不良品の場合でも後の工
程に進めることにより、きわめて不経済であつ
た。又、不良品の発生が直ぐに発見されないた
め、同じ条件で製造される後続のロツトも同様に
不良品になつてしまうこともあつた。更に、完成
後も配線の特性を直接モニターできないことか
ら、特に装置の不良原因が配線抵抗が大きいこと
による場合、その解析が困難であつた。
この金属シリサイド層を形成した多結晶シリコン
薄膜配線の層抵抗値を、パターンの微細化に伴
い、金属シリサイド層の形成直後はもとより完成
後にもその特性を測定できなかつた。金属シリサ
イド層の形成後にその出来、不出来をモニターす
ることができないため、不良品の場合でも後の工
程に進めることにより、きわめて不経済であつ
た。又、不良品の発生が直ぐに発見されないた
め、同じ条件で製造される後続のロツトも同様に
不良品になつてしまうこともあつた。更に、完成
後も配線の特性を直接モニターできないことか
ら、特に装置の不良原因が配線抵抗が大きいこと
による場合、その解析が困難であつた。
本発明の目的は、そのような配線の評価を容易
に行ない得る方法を提供することにある。
に行ない得る方法を提供することにある。
本発明による方法は、それぞれが多結晶シリコ
ン薄膜とその上に形成された金属シリサイドとで
なり互いに幅が異なる少なくとも二つの素子をモ
ニタ素子として設け、各モニタ素子の抵抗値をそ
れぞれ測定し、その測定結果から配線の層抵抗の
変化と幅の変化とを評価することにある。
ン薄膜とその上に形成された金属シリサイドとで
なり互いに幅が異なる少なくとも二つの素子をモ
ニタ素子として設け、各モニタ素子の抵抗値をそ
れぞれ測定し、その測定結果から配線の層抵抗の
変化と幅の変化とを評価することにある。
以下本発明については、図面を用いて説明す
る。本発明の原理は、第１図に示す様な幅Ｗ、長
さＬのチエツク用パツドＰ，P′を有する多結晶シ
リコン薄膜パターンを、装置内の邪魔にならない
箇所に、所要配線と同時に形成した後、やはり所
要配線と同時にパターン表面に金属シリサイド層
を形成し、その後その抵抗値を測定することによ
り、多結晶シリコン薄膜配線の層抵抗を求め、所
要配線の出来、不出来をモニターすることにあ
る。層抵抗ρs（Ω／□）は、測定値をＲ（Ω）とす
れば次式で与えられる。
る。本発明の原理は、第１図に示す様な幅Ｗ、長
さＬのチエツク用パツドＰ，P′を有する多結晶シ
リコン薄膜パターンを、装置内の邪魔にならない
箇所に、所要配線と同時に形成した後、やはり所
要配線と同時にパターン表面に金属シリサイド層
を形成し、その後その抵抗値を測定することによ
り、多結晶シリコン薄膜配線の層抵抗を求め、所
要配線の出来、不出来をモニターすることにあ
る。層抵抗ρs（Ω／□）は、測定値をＲ（Ω）とす
れば次式で与えられる。
ρs＝RW／Ｌ（Ω／□）
配線抵抗は、一般に層抵抗が小さいので、幅Ｗ
と長さＬとの比Ｌ／Ｗは大きくした方がモニター
精度が良いし、又幅Ｗによつて層抵抗が異なる事
が充分考えられるので、配線幅も２種類以上用意
した方が好ましい。
と長さＬとの比Ｌ／Ｗは大きくした方がモニター
精度が良いし、又幅Ｗによつて層抵抗が異なる事
が充分考えられるので、配線幅も２種類以上用意
した方が好ましい。
第２図に本発明の好ましい実施例を示す。必要
な不純物拡散層や必要な絶縁膜の形成された半導
体多基板上に、例えば5000Åの厚さの多結晶シリ
コン薄膜をCVD法により形成する。次に、選択
酸化法を用いて前記多結晶シリコン薄膜をパター
ニングして、前記基板に形成された各半導体装置
の内部領域７に所要の配線を形成する（内部の詳
細は図示せず）。このとき、同時に各装置のコー
ナーにモニター用パターン１，２及びチエツク用
パツド３，４，５を形成する。次に、全面に白金
を蒸着法により例えば約1000Åの厚さに被着した
後、窒素雰囲気中で600℃、15分間の熱処理を行
つて、前記配線上並びにモニター用パターン上及
びチエツク用パツド上に白金シリサイド層を形成
する。次いで、王水を用いて未反応の白金を除去
すれば、配線並びにモニター用パターンが完成す
る。尚、第２図の６はアルミニウムのボンデイン
グパツドでその後の工程で形成される。
な不純物拡散層や必要な絶縁膜の形成された半導
体多基板上に、例えば5000Åの厚さの多結晶シリ
コン薄膜をCVD法により形成する。次に、選択
酸化法を用いて前記多結晶シリコン薄膜をパター
ニングして、前記基板に形成された各半導体装置
の内部領域７に所要の配線を形成する（内部の詳
細は図示せず）。このとき、同時に各装置のコー
ナーにモニター用パターン１，２及びチエツク用
パツド３，４，５を形成する。次に、全面に白金
を蒸着法により例えば約1000Åの厚さに被着した
後、窒素雰囲気中で600℃、15分間の熱処理を行
つて、前記配線上並びにモニター用パターン上及
びチエツク用パツド上に白金シリサイド層を形成
する。次いで、王水を用いて未反応の白金を除去
すれば、配線並びにモニター用パターンが完成す
る。尚、第２図の６はアルミニウムのボンデイン
グパツドでその後の工程で形成される。
前記モニター用パターン１及び２は、モニター
しやすいように内部配線の幅に合せて、例えばそ
れぞれ幅4μm、長さ100μm及び幅10μm、長さ
100μmに形成する。チエツク用パツド３，４間又
は４，５間の抵抗値を測定すれば、上記各寸法の
配線抵抗がモニターされる。
しやすいように内部配線の幅に合せて、例えばそ
れぞれ幅4μm、長さ100μm及び幅10μm、長さ
100μmに形成する。チエツク用パツド３，４間又
は４，５間の抵抗値を測定すれば、上記各寸法の
配線抵抗がモニターされる。
これらのモニター用パターン１，２の抵抗値測
定は、２探針チエツカーとカーブトレーサで容易
にでき、又モニター用パターンの設計上の上限値
を設定しておけば、その抵抗値を測定するだけ
で、金属シリサイド層形成直後に配線の出来、不
出来をモニターできる。そして、もし不良の場合
はその後の工程を止めることができるし、この情
報をフイードバツクして後続ロツトの不良化を防
ぐこともできる。又、前記モニター用パターンを
残しておけば、装置完成後にも抵抗値の測定がで
き、装置の不良解析も容易になる。
定は、２探針チエツカーとカーブトレーサで容易
にでき、又モニター用パターンの設計上の上限値
を設定しておけば、その抵抗値を測定するだけ
で、金属シリサイド層形成直後に配線の出来、不
出来をモニターできる。そして、もし不良の場合
はその後の工程を止めることができるし、この情
報をフイードバツクして後続ロツトの不良化を防
ぐこともできる。又、前記モニター用パターンを
残しておけば、装置完成後にも抵抗値の測定がで
き、装置の不良解析も容易になる。
尚、前記モニター用パターンをスクライブ領域
に形成すれば、装置の集積化に支障をきたすこと
がない。又、上記実施例では白金シリサイドを用
いた場合について説明したが、必要に応じて他の
金属シリサイドを用いる場合も全く同様である。
に形成すれば、装置の集積化に支障をきたすこと
がない。又、上記実施例では白金シリサイドを用
いた場合について説明したが、必要に応じて他の
金属シリサイドを用いる場合も全く同様である。
次に金属シリサイド層を有する多結晶シリコン
配線のパターンニング等による広がり効果（減少
も含む）の解析方法を示す。広がり効果をXμm
とすれば、モニター用パターン１の抵抗値R1
（Ω）は、配線の層抵抗をρs（Ω／□）として、
R1＝100／４−Ｘ・ρsとなり、又、モニター用パター ン２の抵抗値R2（Ω）は、R2＝100／10−Ｘ・ρsとな る。抵抗値R1、R2を測定すればこれらの２式か
ら装置の製造条件で決定される金属シリサイド層
を有する多結晶シリコン薄膜配線の層抵抗ρ2
（Ω／□）と実効的広がり効果Ｘ（μm）を求める
ことができる。この結果は、次回の装置の設計に
応用できる利点もある。
配線のパターンニング等による広がり効果（減少
も含む）の解析方法を示す。広がり効果をXμm
とすれば、モニター用パターン１の抵抗値R1
（Ω）は、配線の層抵抗をρs（Ω／□）として、
R1＝100／４−Ｘ・ρsとなり、又、モニター用パター ン２の抵抗値R2（Ω）は、R2＝100／10−Ｘ・ρsとな る。抵抗値R1、R2を測定すればこれらの２式か
ら装置の製造条件で決定される金属シリサイド層
を有する多結晶シリコン薄膜配線の層抵抗ρ2
（Ω／□）と実効的広がり効果Ｘ（μm）を求める
ことができる。この結果は、次回の装置の設計に
応用できる利点もある。
以上説明した様に、本発明の半導体装置の製造
方法は、装置内に金属シリサイド層を有する多結
晶シリコン薄膜配線を形成する際、同時にモニタ
ー用パターンを形成することにより、金属シリサ
イド層形成直後に配線の抵抗値をモニターするこ
とができ、配線の品質を管理して、装置の性能を
向上させるとともに、製造原価を大幅に低減する
ことができる。
方法は、装置内に金属シリサイド層を有する多結
晶シリコン薄膜配線を形成する際、同時にモニタ
ー用パターンを形成することにより、金属シリサ
イド層形成直後に配線の抵抗値をモニターするこ
とができ、配線の品質を管理して、装置の性能を
向上させるとともに、製造原価を大幅に低減する
ことができる。
第１図は本発明の原理を示すモニター用パター
ンの平面図、第２図は本発明の一実施例を示す平
面図である。 Ｐ，P′，３，４，５……チエツク用パツド、
１，２……モニター用パターン、６……装置のボ
ンデイングパツド、７……装置の内部領域。
ンの平面図、第２図は本発明の一実施例を示す平
面図である。 Ｐ，P′，３，４，５……チエツク用パツド、
１，２……モニター用パターン、６……装置のボ
ンデイングパツド、７……装置の内部領域。
Claims (1)
- １ 多結晶シリコン薄膜およびその上に形成され
た金属シリサイドを配線として用いた半導体装置
の前記配線の評価方法であつて、夫々が多結晶シ
リコン薄膜とその上に形成された金属シリサイド
とからなり、互いに幅が異なりかつ長手方向の両
端部にパツドを有する二つのモニタ素子を設け、
これらモニタ素子の抵抗値をそれぞれ測定し、そ
の測定結果から前記配線の層抵抗と幅の実効的変
化とを評価することを特徴とする半導体装置の評
価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16196479A JPS5683955A (en) | 1979-12-13 | 1979-12-13 | Manufacturing of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16196479A JPS5683955A (en) | 1979-12-13 | 1979-12-13 | Manufacturing of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683955A JPS5683955A (en) | 1981-07-08 |
| JPH0147011B2 true JPH0147011B2 (ja) | 1989-10-12 |
Family
ID=15745410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16196479A Granted JPS5683955A (en) | 1979-12-13 | 1979-12-13 | Manufacturing of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683955A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034077A (ja) * | 1983-08-04 | 1985-02-21 | Matsushita Electric Ind Co Ltd | 太陽電池素子およびその製造方法 |
| JPS60177640A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0680669B2 (ja) * | 1985-03-25 | 1994-10-12 | 日本電気株式会社 | 半導体装置 |
| JPS6319833A (ja) * | 1986-07-14 | 1988-01-27 | Agency Of Ind Science & Technol | 半導体集積回路の試験方法 |
| JPH01125875A (ja) * | 1988-10-19 | 1989-05-18 | Matsushita Electric Ind Co Ltd | 太陽電池素子 |
| JPH0851135A (ja) * | 1995-06-26 | 1996-02-20 | Seiko Epson Corp | ウェハ及びその検定方法 |
| JPH1197645A (ja) * | 1997-09-19 | 1999-04-09 | Nec Corp | 半導体記憶装置 |
| JP4810741B2 (ja) * | 2001-03-23 | 2011-11-09 | 富士ゼロックス株式会社 | 自己走査型発光デバイス |
| US7253436B2 (en) | 2003-07-25 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Resistance defect assessment device, resistance defect assessment method, and method for manufacturing resistance defect assessment device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52139383A (en) * | 1976-05-17 | 1977-11-21 | Hitachi Ltd | Testing method for semiconductor device |
| JPS5917847B2 (ja) * | 1976-06-18 | 1984-04-24 | 三菱電機株式会社 | 半導体装置の金属薄膜線のスクリ−ニング方法 |
| JPS6029222B2 (ja) * | 1977-04-05 | 1985-07-09 | 日本電気株式会社 | 固体電子装置の製造方法 |
-
1979
- 1979-12-13 JP JP16196479A patent/JPS5683955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683955A (en) | 1981-07-08 |
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