JPH0616556B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0616556B2 JPH0616556B2 JP62089772A JP8977287A JPH0616556B2 JP H0616556 B2 JPH0616556 B2 JP H0616556B2 JP 62089772 A JP62089772 A JP 62089772A JP 8977287 A JP8977287 A JP 8977287A JP H0616556 B2 JPH0616556 B2 JP H0616556B2
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- polycrystalline silicon
- semiconductor device
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に関するもので、特に絶縁ゲート
電界効果トランジスタに用いられる電極及び配線部の構
造を改良した半導体装置に関するものである。
電界効果トランジスタに用いられる電極及び配線部の構
造を改良した半導体装置に関するものである。
（従来技術） 半導体装置、特に集積回路を構成する素子に対しては、
高い集積度と高速動作とが要求されている。このような
素子である絶縁ゲート電界効果トランジスタ（以下ＭＯ
Ｓトランジスタという）の従来例を第３図に基づいて説
明する。Ｎ型半導体基板１の表面層にＰ＋ドレイン領域
２及びＰ＋ソース領域３が形成される。ゲート電極４と
基板表面部分のチャネル領域５とは、厚さ100〜500Åの
ゲート酸化膜６を中間に挾んで対向している。前記１な
いし６で表された部分は、このＰチャネルＭＯＳトラン
ジスタ１０の基本的な構成部分であり、特に電気的に安
定な特性を得るためにはゲート酸化膜（ＳｉＯ２）６
は、清浄で外部汚染を受けないことが不可欠とされてい
る。なお、７は素子分離のためのフィールド酸化膜であ
る。また保護膜としてＣＶＤ−ＳｉＯ２膜８が堆積され
る。９及び１１はそれぞれドレイン領域及びソース領域
に接続するＡｌ配線である。
高い集積度と高速動作とが要求されている。このような
素子である絶縁ゲート電界効果トランジスタ（以下ＭＯ
Ｓトランジスタという）の従来例を第３図に基づいて説
明する。Ｎ型半導体基板１の表面層にＰ＋ドレイン領域
２及びＰ＋ソース領域３が形成される。ゲート電極４と
基板表面部分のチャネル領域５とは、厚さ100〜500Åの
ゲート酸化膜６を中間に挾んで対向している。前記１な
いし６で表された部分は、このＰチャネルＭＯＳトラン
ジスタ１０の基本的な構成部分であり、特に電気的に安
定な特性を得るためにはゲート酸化膜（ＳｉＯ２）６
は、清浄で外部汚染を受けないことが不可欠とされてい
る。なお、７は素子分離のためのフィールド酸化膜であ
る。また保護膜としてＣＶＤ−ＳｉＯ２膜８が堆積され
る。９及び１１はそれぞれドレイン領域及びソース領域
に接続するＡｌ配線である。
上記のＭＯＳトランジスタにおいては、ゲート電極４は
多結晶シリコンにより形成されることが多い。多結晶シ
リコンゲート電極４は、Ｐ＋型のドレイン、ソース領域
２、３をセルフアライメントで形成するときのマスクと
して使用でき、しかもゲート電極４の形成工程後に、活
性化のための高温熱処理を採用できる特長を有する。Ｍ
ＯＳトランジスタを使用した集積回路の高集積化及び高
速化に伴い、素子の電極及び配線部の電気抵抗を減少す
ることが強く望まれている。多結晶シリコン層はゲート
電極の材料として前述のように好ましい特長を持ってい
るが、熱拡散で高濃度の不純物をドープしても比抵抗が
3〜5×10-3Ω・cm程度しか下がらない。そのため微細な
素子では電極配線部の抵抗により高速動作が制限され
る。
多結晶シリコンにより形成されることが多い。多結晶シ
リコンゲート電極４は、Ｐ＋型のドレイン、ソース領域
２、３をセルフアライメントで形成するときのマスクと
して使用でき、しかもゲート電極４の形成工程後に、活
性化のための高温熱処理を採用できる特長を有する。Ｍ
ＯＳトランジスタを使用した集積回路の高集積化及び高
速化に伴い、素子の電極及び配線部の電気抵抗を減少す
ることが強く望まれている。多結晶シリコン層はゲート
電極の材料として前述のように好ましい特長を持ってい
るが、熱拡散で高濃度の不純物をドープしても比抵抗が
3〜5×10-3Ω・cm程度しか下がらない。そのため微細な
素子では電極配線部の抵抗により高速動作が制限され
る。
このようなことからゲート電極を多結晶シリコン層の代
わりに、より抵抗の低い金属又は金属珪化物を用いた
り、又はゲート電極を多結晶シリコン層と、1種又は複
数の金属珪化物との積層構造（例えば特公昭58-50068
0）により形成したりすることが行われている。
わりに、より抵抗の低い金属又は金属珪化物を用いた
り、又はゲート電極を多結晶シリコン層と、1種又は複
数の金属珪化物との積層構造（例えば特公昭58-50068
0）により形成したりすることが行われている。
金属を直接用いる場合は、金属と、シリコン或いは層間
絶縁膜とが熱工程により反応を起こすことが多く、その
後の工程を低温で行わなければならず、用途が限定され
てしまう場合が多い。金属珪化物を使用する場合、Ｐ
ｔ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ等の珪化物が使用でき、特に
チタニウム珪化物は抵抗が低いため利用されるが、チタ
ニウム珪化物を直接用いる場合にも金属と同様の問題点
がある。またリンを熱拡散した多結晶シリコン膜の上に
チタニウム珪化物を直接積層した構造では、ゲート酸化
膜６のリーク電流が増加し、ゲート酸化膜６の耐圧特性
を劣化させるという問題がある。これは多結晶シリコン
にリンを熱拡散したため多結晶シリコンのグレインサイ
ズが大きくなりその結果グレイン境界が多結晶シリコン
層の上から下へ形成され、この境界を通ってチタニウム
がゲート酸化膜と反応をおこしリーク電流が増えると考
えられる。このチタニウムの拡散はチタニウム珪化物を
積層した直後の高温工程でおこると考えられる。第４図
に従来の多結晶シリコンをゲート電極材料として用いた
場合の耐圧特性を示す。横軸はゲート酸化膜の耐圧を1c
m当たりに換算しメガボルトで表したもので縦軸は頻度
を示す。耐圧特性の試験は、０．５ＭＶ／cmのステッ
プ、保持時間０．２秒間で所定のリーク電流に達するま
で階段状に昇圧する。この図より明らかなようにリンを
熱拡散した多結晶シリコン層にチタニウム珪化物を積層
した膜では、ゲート酸化膜の耐圧は低下しバラツキも大
となる。このような耐圧の悪化はＬＳＩの歩留りや信頼
性を劣化させる。
絶縁膜とが熱工程により反応を起こすことが多く、その
後の工程を低温で行わなければならず、用途が限定され
てしまう場合が多い。金属珪化物を使用する場合、Ｐ
ｔ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ等の珪化物が使用でき、特に
チタニウム珪化物は抵抗が低いため利用されるが、チタ
ニウム珪化物を直接用いる場合にも金属と同様の問題点
がある。またリンを熱拡散した多結晶シリコン膜の上に
チタニウム珪化物を直接積層した構造では、ゲート酸化
膜６のリーク電流が増加し、ゲート酸化膜６の耐圧特性
を劣化させるという問題がある。これは多結晶シリコン
にリンを熱拡散したため多結晶シリコンのグレインサイ
ズが大きくなりその結果グレイン境界が多結晶シリコン
層の上から下へ形成され、この境界を通ってチタニウム
がゲート酸化膜と反応をおこしリーク電流が増えると考
えられる。このチタニウムの拡散はチタニウム珪化物を
積層した直後の高温工程でおこると考えられる。第４図
に従来の多結晶シリコンをゲート電極材料として用いた
場合の耐圧特性を示す。横軸はゲート酸化膜の耐圧を1c
m当たりに換算しメガボルトで表したもので縦軸は頻度
を示す。耐圧特性の試験は、０．５ＭＶ／cmのステッ
プ、保持時間０．２秒間で所定のリーク電流に達するま
で階段状に昇圧する。この図より明らかなようにリンを
熱拡散した多結晶シリコン層にチタニウム珪化物を積層
した膜では、ゲート酸化膜の耐圧は低下しバラツキも大
となる。このような耐圧の悪化はＬＳＩの歩留りや信頼
性を劣化させる。
（発明が解決しようとする問題点） 本発明は、前記実情に鑑みてなされたもので、その目的
は、高融点金属又はその珪化物をゲート電極又は配線部
の材料として用いた場合に、ゲート酸化膜等の耐圧特性
の劣化を起こさず、かつ低抵抗である導電体構造を具備
する半導体装置を提供することにある。
は、高融点金属又はその珪化物をゲート電極又は配線部
の材料として用いた場合に、ゲート酸化膜等の耐圧特性
の劣化を起こさず、かつ低抵抗である導電体構造を具備
する半導体装置を提供することにある。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、半導体基板上にＭＯＳトランジスタが形成さ
れた半導体装置に用いられ、シリコン堆積と同時に混入
された不純物によって1×10-3Ω・cm以下の抵抗を有し
かつ構成する多結晶粒の大きさが100Å以下である多結
晶シリコン層と、チタニウム、チタニウム珪化物又はチ
タニウム珪化物混合物の層とからなる積層導電体を、半
導体基板の主面上に設けられた前記ＭＯＳトランジスタ
のゲート電極として使用することを特徴とする半導体装
置である。かかる多結晶シリコン層は、上記のとおり1
×10-3Ω・cm以下の低抵抗とするとともに、堆積状態で
多結晶シリコンの結晶粒径が100Å以下にしたものであ
ることから特にチタニウムによるゲート酸化膜等の耐圧
劣化を抑えることが可能となる。
れた半導体装置に用いられ、シリコン堆積と同時に混入
された不純物によって1×10-3Ω・cm以下の抵抗を有し
かつ構成する多結晶粒の大きさが100Å以下である多結
晶シリコン層と、チタニウム、チタニウム珪化物又はチ
タニウム珪化物混合物の層とからなる積層導電体を、半
導体基板の主面上に設けられた前記ＭＯＳトランジスタ
のゲート電極として使用することを特徴とする半導体装
置である。かかる多結晶シリコン層は、上記のとおり1
×10-3Ω・cm以下の低抵抗とするとともに、堆積状態で
多結晶シリコンの結晶粒径が100Å以下にしたものであ
ることから特にチタニウムによるゲート酸化膜等の耐圧
劣化を抑えることが可能となる。
（実施例） 本発明について、ＭＯＳトランジスタを一実施例とし、
図面に基づき以下説明する。第１図は、本発明による積
層導電体をゲート電極５４としたＰチャネルＭＯＳトラ
ンジスタの断面図である。このＭＯＳトランジスタは非
単結晶シリコン層５４ａ（この実施例では多結晶シリコ
ン層）と、高融点金属珪化物層５４ｂ（この実施例では
チタニウム珪化物層）とからなる積層導電体（ゲート電
極）５４をＮ型半導体基板５１の一主面上にゲート酸化
膜５６を介して設けたことを特徴とする。
図面に基づき以下説明する。第１図は、本発明による積
層導電体をゲート電極５４としたＰチャネルＭＯＳトラ
ンジスタの断面図である。このＭＯＳトランジスタは非
単結晶シリコン層５４ａ（この実施例では多結晶シリコ
ン層）と、高融点金属珪化物層５４ｂ（この実施例では
チタニウム珪化物層）とからなる積層導電体（ゲート電
極）５４をＮ型半導体基板５１の一主面上にゲート酸化
膜５６を介して設けたことを特徴とする。
次にこのＭＯＳトランジスタの製造方法について説明す
る。先ず第２図（ａ）に示すように面方位（100）のＮ
型シリコン基板５１にフィールド酸化膜（ＳｉＯ２膜）
５７を形成すると共に、このフィールド酸化膜５７下の
基板５１の表面にＮ型反転防止層６３を形成する。続い
て熱酸化処理を施して、前記フィールド酸化膜５７で分
離された基板５１の島領域（素子領域）上に厚さ100〜5
00Åのゲート酸化膜５６を形成する。引き続き同図
（ｂ）に示すように、全面に厚さ4000Åの多結晶シリコ
ン層５４ａを常用の減圧ＣＶＤ法（Ｃhemical Ｖapour
Ｄeposotion）により堆積する。この時堆積時に同時に
Ｎ型不純物をドープする。次に例えばアルゴン雰囲気中
でチタニウム及びシリコンをターゲットとしてスパッタ
リングを行い、チタニウム珪化物層５４ｂを2000Å堆積
する。
る。先ず第２図（ａ）に示すように面方位（100）のＮ
型シリコン基板５１にフィールド酸化膜（ＳｉＯ２膜）
５７を形成すると共に、このフィールド酸化膜５７下の
基板５１の表面にＮ型反転防止層６３を形成する。続い
て熱酸化処理を施して、前記フィールド酸化膜５７で分
離された基板５１の島領域（素子領域）上に厚さ100〜5
00Åのゲート酸化膜５６を形成する。引き続き同図
（ｂ）に示すように、全面に厚さ4000Åの多結晶シリコ
ン層５４ａを常用の減圧ＣＶＤ法（Ｃhemical Ｖapour
Ｄeposotion）により堆積する。この時堆積時に同時に
Ｎ型不純物をドープする。次に例えばアルゴン雰囲気中
でチタニウム及びシリコンをターゲットとしてスパッタ
リングを行い、チタニウム珪化物層５４ｂを2000Å堆積
する。
その後、パターニングを行い、ゲート電極（積層導電
体）５４を形成した後、このゲート電極５４及びフィー
ルド酸化膜５７をマスクとしてＰ型不純物、例えばボロ
ンをイオン注入し、Ｐ＋のドレイン領域５２及びソース
領域５３を形成する。
体）５４を形成した後、このゲート電極５４及びフィー
ルド酸化膜５７をマスクとしてＰ型不純物、例えばボロ
ンをイオン注入し、Ｐ＋のドレイン領域５２及びソース
領域５３を形成する。
次に第１図に示すようにプラズマＣＶＤによりＳｉＯ２
膜６２を堆積し続いてＣＶＤ−ＳｉＯ２膜５８を堆積し
た後、コンタクトホール６４の開孔、Ａｌの蒸着、パタ
ーニングによりドレイン、ソース領域５２、５３と、コ
ンタクトホール６４を通して接続するＡｌ配線５９、６
１を形成してＭＯＳトランジスタを製造する。
膜６２を堆積し続いてＣＶＤ−ＳｉＯ２膜５８を堆積し
た後、コンタクトホール６４の開孔、Ａｌの蒸着、パタ
ーニングによりドレイン、ソース領域５２、５３と、コ
ンタクトホール６４を通して接続するＡｌ配線５９、６
１を形成してＭＯＳトランジスタを製造する。
上記ＭＯＳトランジスタにあっては、多結晶シリコン５
４ａの抵抗が堆積時に同時にＮ型不純物をドープしてい
るため1×10-3Ω・cm以下の抵抗を持つため、チタニウ
ム珪化物の低抵抗（2×10-5Ω・cm）との組合せでゲー
ト電極としての合成抵抗は従来より低い。すなわち、1
×10-3Ω・cmの抵抗率で厚さ4000Åの多結晶シリコン層
と2×10-5Ω・cmの抵抗率で厚さ2000Åのチタニウム珪
化物層の組合せによって熱拡散によりリンをドーピング
した場合に比べ合成抵抗として約80％の抵抗となり０．
８Ω／□以下の面抵抗となる。また工程中において、チ
タニウム珪化物が内部反応によって切れた場合にも、多
結晶シリコン層の抵抗が低いことによりゲート電極自体
の抵抗としてはさほどに影響を受けない。
４ａの抵抗が堆積時に同時にＮ型不純物をドープしてい
るため1×10-3Ω・cm以下の抵抗を持つため、チタニウ
ム珪化物の低抵抗（2×10-5Ω・cm）との組合せでゲー
ト電極としての合成抵抗は従来より低い。すなわち、1
×10-3Ω・cmの抵抗率で厚さ4000Åの多結晶シリコン層
と2×10-5Ω・cmの抵抗率で厚さ2000Åのチタニウム珪
化物層の組合せによって熱拡散によりリンをドーピング
した場合に比べ合成抵抗として約80％の抵抗となり０．
８Ω／□以下の面抵抗となる。また工程中において、チ
タニウム珪化物が内部反応によって切れた場合にも、多
結晶シリコン層の抵抗が低いことによりゲート電極自体
の抵抗としてはさほどに影響を受けない。
また多結晶シリコン層は熱拡散によりリンをドープして
いないためにチタニウム珪化物を堆積した直後において
は、多結晶シリコン層を構成する多結晶粒の大きさは〜
100Åと小さい。従ってチタニウム珪化物層５４ｂから
のチタニウムの拡散は多結晶シリコン粒界の面積が多い
ため結晶シリコン層内に吸収され、多結晶シリコン層の
下のゲート酸化膜５６まで到達することが少なくなりゲ
ート酸化膜５６のリーク特性は良好のまま保たれる。こ
れに対して熱拡散によってリンを拡散した場合には多結
晶シリコン層を構成する多結晶粒の大きさは〜5000Åと
大きく、粒界はチタニウム珪化物層５４ｂからゲート酸
化膜５６までつながっており、チタニウムがゲート酸化
膜５６へ到達する確率が高くチタニウムがゲート酸化膜
５６と反応を起こし、リーク電流が増すことにより耐圧
が低下する。従って本発明装置ではゲート酸化膜の耐圧
の低下もみられない。
いないためにチタニウム珪化物を堆積した直後において
は、多結晶シリコン層を構成する多結晶粒の大きさは〜
100Åと小さい。従ってチタニウム珪化物層５４ｂから
のチタニウムの拡散は多結晶シリコン粒界の面積が多い
ため結晶シリコン層内に吸収され、多結晶シリコン層の
下のゲート酸化膜５６まで到達することが少なくなりゲ
ート酸化膜５６のリーク特性は良好のまま保たれる。こ
れに対して熱拡散によってリンを拡散した場合には多結
晶シリコン層を構成する多結晶粒の大きさは〜5000Åと
大きく、粒界はチタニウム珪化物層５４ｂからゲート酸
化膜５６までつながっており、チタニウムがゲート酸化
膜５６へ到達する確率が高くチタニウムがゲート酸化膜
５６と反応を起こし、リーク電流が増すことにより耐圧
が低下する。従って本発明装置ではゲート酸化膜の耐圧
の低下もみられない。
上記実施例においては本発明をＭＯＳトランジスタのゲ
ート電極の構造に適用した例について説明したが、メモ
リのワード線として用いた場合その低抵抗のため素子の
高速化を実現することができる。キャパシタ等のその他
の電極又は配線部に適用してもよいことは勿論である。
また非単結晶シリコン層５４ａは、多くの場合多結晶シ
リコン層であるが、無定形（amorphous）シリコン層で
あっても差し支えない。また高融点金属としてはチタニ
ウム（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）から選
択することが好ましいが、ハフニウム（Ｈｆ）、バナジ
ウム（Ｖ）、ニオビウム（Ｎｂ）、クロム（Ｃｒ）等の
高融点金属も選択できる。
ート電極の構造に適用した例について説明したが、メモ
リのワード線として用いた場合その低抵抗のため素子の
高速化を実現することができる。キャパシタ等のその他
の電極又は配線部に適用してもよいことは勿論である。
また非単結晶シリコン層５４ａは、多くの場合多結晶シ
リコン層であるが、無定形（amorphous）シリコン層で
あっても差し支えない。また高融点金属としてはチタニ
ウム（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）から選
択することが好ましいが、ハフニウム（Ｈｆ）、バナジ
ウム（Ｖ）、ニオビウム（Ｎｂ）、クロム（Ｃｒ）等の
高融点金属も選択できる。
［発明の効果］ 本発明の積層導電体をＭＯＳトランジスタのゲート電極
に適用したときのゲート酸化膜の耐圧特性を第５図に示
す。この耐圧特性は、第４図に示すリン熱拡散を行った
多結晶シリコンとチタニウム珪化物とをゲート電極材料
として用いた場合の従来例と比べ、７．５ＭＶ／cm未満
の不良がなく、ゲート酸化膜の耐圧特性は著しく改善さ
れる。以上のように本発明によれば、ゲート酸化膜の劣
化がなく且つ低抵抗の電極及び配線構造を形成すること
ができ、ＬＳＩ素子等の歩留り、信頼性及び性能を大幅
に向上させることができた。
に適用したときのゲート酸化膜の耐圧特性を第５図に示
す。この耐圧特性は、第４図に示すリン熱拡散を行った
多結晶シリコンとチタニウム珪化物とをゲート電極材料
として用いた場合の従来例と比べ、７．５ＭＶ／cm未満
の不良がなく、ゲート酸化膜の耐圧特性は著しく改善さ
れる。以上のように本発明によれば、ゲート酸化膜の劣
化がなく且つ低抵抗の電極及び配線構造を形成すること
ができ、ＬＳＩ素子等の歩留り、信頼性及び性能を大幅
に向上させることができた。
第１図は本発明の実施例であるＭＯＳトランジスタの断
面図、第２（ａ）及び（ｂ）は第１図のＭＯＳトランジ
スタの製造工程の一部を示す断面図、第３図は従来のＭ
ＯＳトランジスタの断面図、第４図は従来のＭＯＳトラ
ンジスタのゲート酸化膜の耐圧特性を示すグラフ、第５
図は本発明のＭＯＳトランジスタのゲート酸化膜の耐圧
特性を示すグラフである。 １，５１……半導体基板、４……多結晶シリコンゲート
電極、５，５５……チャネル領域、６，５６……ゲート
酸化膜、５４……積層ゲート電極、５４ａ……非単結晶
シリコン層（多結晶シリコン層）、５４ｂ……高融点金
属珪化物層（チタニウム珪化物層）。
面図、第２（ａ）及び（ｂ）は第１図のＭＯＳトランジ
スタの製造工程の一部を示す断面図、第３図は従来のＭ
ＯＳトランジスタの断面図、第４図は従来のＭＯＳトラ
ンジスタのゲート酸化膜の耐圧特性を示すグラフ、第５
図は本発明のＭＯＳトランジスタのゲート酸化膜の耐圧
特性を示すグラフである。 １，５１……半導体基板、４……多結晶シリコンゲート
電極、５，５５……チャネル領域、６，５６……ゲート
酸化膜、５４……積層ゲート電極、５４ａ……非単結晶
シリコン層（多結晶シリコン層）、５４ｂ……高融点金
属珪化物層（チタニウム珪化物層）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 勝則 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭54−88783（ＪＰ，Ａ)
Claims (2)
- 【請求項１】非単結晶シリコン層と、この非単結晶シリ
コン上に形成された高融点金属又は高融点金属珪化物の
層とからなる積層構造を半導体基板の一主面上に設けた
ことを特徴とする半導体装置において、前記半導体装置
が絶縁ゲート電界効果トランジスタであり、前記積層構
造が該トランジスタの電極又は配線部を構成するもので
あって、非単結晶シリコン層がシリコン堆積と同時に混
入された不純物によって1×10-3Ω・cm以下とした多結
晶シリコン層であり、該多結晶シリコン層を構成する多
結晶粒径が堆積状態で100Å以下であるとともに、高融
点金属又は高融点金属珪化物の層がチタニウム、チタニ
ウム珪化物又はチタニウム珪化物の混合物であることを
特徴とする半導体装置。 - 【請求項２】非単結晶シリコン層に混入された不純物
が、リン、ヒ素、ボロンのうち少なくとも1種である特
許請求の範囲第１項記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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