JPH0153931B2 - - Google Patents
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- Publication number
- JPH0153931B2 JPH0153931B2 JP58206528A JP20652883A JPH0153931B2 JP H0153931 B2 JPH0153931 B2 JP H0153931B2 JP 58206528 A JP58206528 A JP 58206528A JP 20652883 A JP20652883 A JP 20652883A JP H0153931 B2 JPH0153931 B2 JP H0153931B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- circuit
- output buffer
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、オフセツト電圧を小さくできるよ
うにした差動増幅器に関するものである。
うにした差動増幅器に関するものである。
第１図は従来の差動増幅器を示し、図におい
て、１，２は入力端子、３，４は差動入力回路２
１を構成するトランジスタであり、該トランジス
タ３，４の共通接続されたエミツタは第１バイア
ス電流源５に接続され、また該トランジスタ３，
４のベースの各々は上記入力端子１，２に接続さ
れている。
て、１，２は入力端子、３，４は差動入力回路２
１を構成するトランジスタであり、該トランジス
タ３，４の共通接続されたエミツタは第１バイア
ス電流源５に接続され、また該トランジスタ３，
４のベースの各々は上記入力端子１，２に接続さ
れている。
６，７は定電流回路２２を構成するトランジス
タであり、該定電流回路２２の一方のトランジス
タ６のコレクタとベースとを接続したダイオード
端子は上記差動入力回路２１の一方のトランジス
タ３のコレクタに接続され、該定電流回路２２の
他方のトランジスタ７のコレクタ端子は上記差動
入力回路２１の他方のトランジスタ４のコレクタ
に接続されている。
タであり、該定電流回路２２の一方のトランジス
タ６のコレクタとベースとを接続したダイオード
端子は上記差動入力回路２１の一方のトランジス
タ３のコレクタに接続され、該定電流回路２２の
他方のトランジスタ７のコレクタ端子は上記差動
入力回路２１の他方のトランジスタ４のコレクタ
に接続されている。
８は出力用バツフアトランジスタであり、該ト
ランジスタ８のベースは上記定電流回路２２のト
ランジスタ７のコレクタ端子に、そのエミツタは
第２バイアス電流源９に、そのコレクタはアース
に各々接続されている。また１０は上記第２バイ
アス電流源９と出力バツフアトランジスタ８との
接続点から取り出された出力端子、１１は電源で
ある。
ランジスタ８のベースは上記定電流回路２２のト
ランジスタ７のコレクタ端子に、そのエミツタは
第２バイアス電流源９に、そのコレクタはアース
に各々接続されている。また１０は上記第２バイ
アス電流源９と出力バツフアトランジスタ８との
接続点から取り出された出力端子、１１は電源で
ある。
次にこの従来の差動増幅器の動作について説明
する。
する。
この従来の差動増幅器を負帰還増幅器として用
いる場合において、電圧増幅度は十分高い
（gmRL103〜4）ものと仮定すると、定電流回路
２２を構成するとトランジスタ６，７に流れるコ
レクタ電流Ｉ６，Ｉ７が等しくなつた時点で本回
路は平衡し、この状態において下記(1)〜(4)式 I11＋I12＝I10 ……(1) I7＝I12＋I12／hfep8 ……(2) I6＝I11 ……(3) I6＝I17 ……(4) が成り立ち、これにより、下記(5)〜(7)式 I11＝１／２（I10＋I2／hfep8） ……(5) I12＝１／２（I10−I2／hfep8） ……(6) I10＝I1（１−２／hfep3） ……(7) が成立する。ここでhfep３はトランジスタ３の電
流増幅率であり、hfep８はトランジスタ８の電流
増幅率である。
いる場合において、電圧増幅度は十分高い
（gmRL103〜4）ものと仮定すると、定電流回路
２２を構成するとトランジスタ６，７に流れるコ
レクタ電流Ｉ６，Ｉ７が等しくなつた時点で本回
路は平衡し、この状態において下記(1)〜(4)式 I11＋I12＝I10 ……(1) I7＝I12＋I12／hfep8 ……(2) I6＝I11 ……(3) I6＝I17 ……(4) が成り立ち、これにより、下記(5)〜(7)式 I11＝１／２（I10＋I2／hfep8） ……(5) I12＝１／２（I10−I2／hfep8） ……(6) I10＝I1（１−２／hfep3） ……(7) が成立する。ここでhfep３はトランジスタ３の電
流増幅率であり、hfep８はトランジスタ８の電流
増幅率である。
上記(5)〜(7)式より、本回路が活生領域内の平衡
点にあるときのオフセツト電圧ΔVは、下記(8)式
となる。
点にあるときのオフセツト電圧ΔVは、下記(8)式
となる。
ΔV＝kT／ｑlnI11／I8−kT／ｑlnI12／I8＝k
T／ｑlnI11／I12＝kT／ｑln［１＋（１／hfep8）・（I2
／I10）／１−（１／hfep8）・（I2／I10）］……(8) 前記(7)、(8)式において、hfep3≒10、I1＝
10μA、hfep8＝20、I2＝100μAとするとΔVは30
（ｍＶ）と大きくなる。
T／ｑlnI11／I12＝kT／ｑln［１＋（１／hfep8）・（I2
／I10）／１−（１／hfep8）・（I2／I10）］……(8) 前記(7)、(8)式において、hfep3≒10、I1＝
10μA、hfep8＝20、I2＝100μAとするとΔVは30
（ｍＶ）と大きくなる。
差動増幅器においてオフセツト電圧が大きくな
ると、誤差が増える等の問題が生じる。従来の差
動増幅器では、この誤差の増大を防止するために
オフセツト電圧を低減するには、出力インピーダ
ンスが高くなるのを犠性にしてＩ２を100μAから
例えば10μAに低くすることが必要になる等の欠
点があつた。
ると、誤差が増える等の問題が生じる。従来の差
動増幅器では、この誤差の増大を防止するために
オフセツト電圧を低減するには、出力インピーダ
ンスが高くなるのを犠性にしてＩ２を100μAから
例えば10μAに低くすることが必要になる等の欠
点があつた。
この発明は上記のような従来の欠点を除去する
ためになされたものであり、上記出力バツフアト
ランジスタと同一形状、大きさを有する補正用ト
ランジスタと、該補正用トランジスタのベースと
上記出力バツフアトランジスタのベースとの間に
挿入された第２定電流回路とを設けることによ
り、出力インピーダンスを高くしないで、オフセ
ツト電圧を小さくすることができ、その結果精度
を向上できる差動増幅器を提供することを目的と
している。
ためになされたものであり、上記出力バツフアト
ランジスタと同一形状、大きさを有する補正用ト
ランジスタと、該補正用トランジスタのベースと
上記出力バツフアトランジスタのベースとの間に
挿入された第２定電流回路とを設けることによ
り、出力インピーダンスを高くしないで、オフセ
ツト電圧を小さくすることができ、その結果精度
を向上できる差動増幅器を提供することを目的と
している。
以下、本発明の実施例を図について説明する。
第２図はこの発明の一実施例を示す回路図であ
る。図において、第１図と同一符号は同一又は相
当部分を示し、１２は補正用PNPトランジスタ
であり、これは上記出力バツフアトランジスタ８
と同一形状、大きさになつており、該補正用トラ
ンジスタ１２は第３バイアス電流源１３とアース
間に挿入接続されている。
る。図において、第１図と同一符号は同一又は相
当部分を示し、１２は補正用PNPトランジスタ
であり、これは上記出力バツフアトランジスタ８
と同一形状、大きさになつており、該補正用トラ
ンジスタ１２は第３バイアス電流源１３とアース
間に挿入接続されている。
６，７は第１定電流回路２２を構成するNPN
トランジスタであり、１４，１５はカーレントミ
ラー回路である第２定電流回路２３を構成する
NPNトランジスタである。該第２定電流回路２
３の一方のトランジスタ１５のコレクタとベース
とを接続したダイオード端子は、上記補正用トラ
ンジスタ１２のベースに接続され、また上記第２
定電流回路２３の他方のトランジスタ１４のコレ
クタ端子は、上記出力バツフアトランジスタ８の
ベースに接続されている。
トランジスタであり、１４，１５はカーレントミ
ラー回路である第２定電流回路２３を構成する
NPNトランジスタである。該第２定電流回路２
３の一方のトランジスタ１５のコレクタとベース
とを接続したダイオード端子は、上記補正用トラ
ンジスタ１２のベースに接続され、また上記第２
定電流回路２３の他方のトランジスタ１４のコレ
クタ端子は、上記出力バツフアトランジスタ８の
ベースに接続されている。
次に動作について説明する。
第２図において、補正用トランジスタ１２のベ
ース電流IB１２は、下記(9)式 IB12＝I3／hfep12 ……(9) となり、カーレントミラー回路である第２定電流
回路２３を構成するトランジスタ１４，１５のエ
ミツタ面積は相互に等しいのでトランジスタ１４
のコレクタ電流Ｉ１４は、下記(10)式 I14≒IB12 ……(10) となり、出力バツフアトランジスタ８の実効的な
入力電流Ｉ８′は下記(11)式 I8′＝I2／hfep8−I14＝I2／hfep8−I3／hfep12
……(10) となる。ここで、hfep１２はトランジスタ１２の
電流増幅率である。また、上記(10)式は、前記(8)式
中のI2／hfep8に相当するものであり、(10)式を(8)
式に代入すると下記(12)式 ΔV＝kT／ｑln［１＋（１／I10）・（I2／
hfep8−I3／hfep12）／１−（１／I10）・（I2／hfep8
−I3／hfep12）］……(12) となる。ここで第２、第３バイアス電流源９，１
３はI2＝I3に設定されており、またトランジスタ
８，１２は同一形状、大きさのトランジスタであ
るから、該トランジスタ８，１２の電流増幅率を
hfep8≒hfep12に設定できる。
ース電流IB１２は、下記(9)式 IB12＝I3／hfep12 ……(9) となり、カーレントミラー回路である第２定電流
回路２３を構成するトランジスタ１４，１５のエ
ミツタ面積は相互に等しいのでトランジスタ１４
のコレクタ電流Ｉ１４は、下記(10)式 I14≒IB12 ……(10) となり、出力バツフアトランジスタ８の実効的な
入力電流Ｉ８′は下記(11)式 I8′＝I2／hfep8−I14＝I2／hfep8−I3／hfep12
……(10) となる。ここで、hfep１２はトランジスタ１２の
電流増幅率である。また、上記(10)式は、前記(8)式
中のI2／hfep8に相当するものであり、(10)式を(8)
式に代入すると下記(12)式 ΔV＝kT／ｑln［１＋（１／I10）・（I2／
hfep8−I3／hfep12）／１−（１／I10）・（I2／hfep8
−I3／hfep12）］……(12) となる。ここで第２、第３バイアス電流源９，１
３はI2＝I3に設定されており、またトランジスタ
８，１２は同一形状、大きさのトランジスタであ
るから、該トランジスタ８，１２の電流増幅率を
hfep8≒hfep12に設定できる。
この様に、バイアス電流をI2＝I3とし、電流増
幅率をhfep8＝hfep12と理想的に補償できるので、
オフセツト電圧ΔV＝０（ｍＶ）にでき、かつ出
力インピーダンスを低くできる。
幅率をhfep8＝hfep12と理想的に補償できるので、
オフセツト電圧ΔV＝０（ｍＶ）にでき、かつ出
力インピーダンスを低くできる。
本実施例の差動増幅器は、負帰還増幅器（演算
増幅器）として用いると、汎用的な演算増幅器と
して、民生用、産業用の分野に幅広く用いること
ができる。
増幅器）として用いると、汎用的な演算増幅器と
して、民生用、産業用の分野に幅広く用いること
ができる。
また本発明回路を半導体集積回路で構成する場
合、上記トランジスタ８，１２の形状、サイズを
同一にし、ICチツプ内で隣り合せの位置に配置
すると、該トランジスタ８，１２の電流増幅率
hfep８，hfep１２の特性等も良く揃い、補正効果
は、さらに大きいものとなる。
合、上記トランジスタ８，１２の形状、サイズを
同一にし、ICチツプ内で隣り合せの位置に配置
すると、該トランジスタ８，１２の電流増幅率
hfep８，hfep１２の特性等も良く揃い、補正効果
は、さらに大きいものとなる。
なお、上記実施例では、差動入力回路２１のト
ランジスタ３，４、出力バツフアトランジスタ８
及び補正用トランジスタ１２をPNP形としたが、
これらはNPN形であつてもよい。
ランジスタ３，４、出力バツフアトランジスタ８
及び補正用トランジスタ１２をPNP形としたが、
これらはNPN形であつてもよい。
以上のように本発明に係る差動増幅器によれ
ば、差動増幅回路の負荷段の出力バツフアトラン
ジスタのベース電流を、該トランジスタと同一形
状、大きさの補正用トランジスタのベース電流で
補正するようにしたので、低出力インピーダンス
で高精度（低オフセツト）のものが得られる効果
がある。
ば、差動増幅回路の負荷段の出力バツフアトラン
ジスタのベース電流を、該トランジスタと同一形
状、大きさの補正用トランジスタのベース電流で
補正するようにしたので、低出力インピーダンス
で高精度（低オフセツト）のものが得られる効果
がある。
第１図は従来の差動増幅器の回路図、第２図は
この発明の一実施例による差動増幅器の回路図で
ある。 １，２……差動入力、５……第１バイアス電流
源、８……出力バツフアトランジスタ、９……第
２バイアス電流源、１０……出力端子、１２……
補正用トランジスタ、１３……第３バイアス電流
源、２１……差動入力回路、２２……第１定電流
回路、２３……第２定電流回路。なお図中、同一
符号は同一又は相当部分を示す。
この発明の一実施例による差動増幅器の回路図で
ある。 １，２……差動入力、５……第１バイアス電流
源、８……出力バツフアトランジスタ、９……第
２バイアス電流源、１０……出力端子、１２……
補正用トランジスタ、１３……第３バイアス電流
源、２１……差動入力回路、２２……第１定電流
回路、２３……第２定電流回路。なお図中、同一
符号は同一又は相当部分を示す。
Claims (1)
- １ エミツタ（又はコレクタ）の共通接続点が第
１バイアス電流源に、各々のベースが２つの差動
入力に各々接続された２個のPNP（又はNPN）
トランジスタからなる差動入力回路と、その一方
のNPNトランジスタのコレクタとベースとを接
続したダイオード端子が上記差動入力回路の一方
のコレクタ（又はエミツタ）に、その他方の
NPNトランジスタのコレクタ端子が上記差動入
力回路の他方のコレクタ（又はエミツタ）に接続
されてなる第１定電流回路と、そのベースが上記
第１定電流回路のコレクタ端子に、そのエミツタ
（又はコレクタ）が第２バイアス電流源に、その
コレクタ（又はエミツタ）がアースに接続された
出力バツフア用PNP（又はNPN）トランジスタ
と、該出力バツフアトランジスタと同一形状、大
きさを有し第３バイアス電流源とアース間に接続
された補正用PNP（又はNPN）トランジスタと、
その一方のNPNトランジスタのコレクタとベー
スとを接続したダイオード端子が上記補正用トラ
ンジスタのベースに、その他方のNPNトランジ
スタのコレクタが上記出力バツフアトランジスタ
のベースに接続されてなる第２定電流回路と、上
記第２バイアス電流源と出力バツフアトランジス
タとの接続点から取り出された出力端子とを備え
たことを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206528A JPS6097705A (ja) | 1983-11-01 | 1983-11-01 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206528A JPS6097705A (ja) | 1983-11-01 | 1983-11-01 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097705A JPS6097705A (ja) | 1985-05-31 |
| JPH0153931B2 true JPH0153931B2 (ja) | 1989-11-16 |
Family
ID=16524853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206528A Granted JPS6097705A (ja) | 1983-11-01 | 1983-11-01 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097705A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6261907B2 (ja) * | 2013-08-08 | 2018-01-17 | 新日本無線株式会社 | 演算増幅器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638807U (ja) * | 1979-08-31 | 1981-04-11 |
-
1983
- 1983-11-01 JP JP58206528A patent/JPS6097705A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6097705A (ja) | 1985-05-31 |
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