JPH0154799B2 - - Google Patents
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- JPH0154799B2 JPH0154799B2 JP57114244A JP11424482A JPH0154799B2 JP H0154799 B2 JPH0154799 B2 JP H0154799B2 JP 57114244 A JP57114244 A JP 57114244A JP 11424482 A JP11424482 A JP 11424482A JP H0154799 B2 JPH0154799 B2 JP H0154799B2
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- Japan
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- clock
- output
- transistor
- output terminal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置特にそのバツフアの出力
段回路に関する。
段回路に関する。
技術の背景
半導体ダイナミツクメモリはその各部を所定の
タイミング関係で動作させるため各種のクロツク
を用いている。また電源電圧は12Vから5Vへ等、
低電圧化が図られ、加えて素子サイズの小型化が
図られているので、メモリセルの蓄積電荷は極め
て微小となつている。このように小型、電源の低
電圧化が図られた装置ではクロツク振幅等を電源
電圧以上に高めてセル蓄積電荷量の増大、安定な
かつ能力一杯の動作をさせることが図られ、この
目的でブートストラツプ回路、チヤージポンピン
グ回路などが多用されている。
タイミング関係で動作させるため各種のクロツク
を用いている。また電源電圧は12Vから5Vへ等、
低電圧化が図られ、加えて素子サイズの小型化が
図られているので、メモリセルの蓄積電荷は極め
て微小となつている。このように小型、電源の低
電圧化が図られた装置ではクロツク振幅等を電源
電圧以上に高めてセル蓄積電荷量の増大、安定な
かつ能力一杯の動作をさせることが図られ、この
目的でブートストラツプ回路、チヤージポンピン
グ回路などが多用されている。
従来技術と問題点
しかしポンピング回路による出力レベル保証回
路は電源投入時に若干の問題がある。これを第１
図で説明するに、この図は第１クロツクφ1で立
上り、リセツトクロツクφRで立下る第２クロツ
クφ2の発生回路を示し、Q1〜Q13はMOSトラン
ジスタ、C1，C2はMOSキヤパシタ、Vcc，Vssは
5V電源のＨ（ハイ）、Ｌ（ロー）レベル側、OUT
は出力を示す。クロツクφRが入るとQ2，Q3オン、
Q4オフ、Q9，Q11オン、Q7オン、Q8，Q10オフと
なり、出力OUTの電位φ2はＬである。またQ6の
ゲートはQ5を通してＨレベルに充電される。こ
の状態でクロツクφ1が立上り、φRが立下がると
Q1オン，Q2，Q3，Q7オフ，Q4オン，Q8，Q10が
オン、Q9，Q11オフとなり、出力OUTはＨレベ
ルとなる。Q8，Q10のオンはそのゲートにQ6を通
してクロツクφ1が入力することに依り、またQ6
のオンはそのゲートにQ5を通して電荷が与えら
れていたことによる。しかしこの電荷はQ4オン
でQ5を通して放電されるので、やがてQ6はオフ
となる。従つてQ8，Q10のオンはキヤパシタC1に
充電されていた電荷によつて維持されるにとどま
り、この電荷がリーク等により放出されるとQ8，
Q10はオフになる。
路は電源投入時に若干の問題がある。これを第１
図で説明するに、この図は第１クロツクφ1で立
上り、リセツトクロツクφRで立下る第２クロツ
クφ2の発生回路を示し、Q1〜Q13はMOSトラン
ジスタ、C1，C2はMOSキヤパシタ、Vcc，Vssは
5V電源のＨ（ハイ）、Ｌ（ロー）レベル側、OUT
は出力を示す。クロツクφRが入るとQ2，Q3オン、
Q4オフ、Q9，Q11オン、Q7オン、Q8，Q10オフと
なり、出力OUTの電位φ2はＬである。またQ6の
ゲートはQ5を通してＨレベルに充電される。こ
の状態でクロツクφ1が立上り、φRが立下がると
Q1オン，Q2，Q3，Q7オフ，Q4オン，Q8，Q10が
オン、Q9，Q11オフとなり、出力OUTはＨレベ
ルとなる。Q8，Q10のオンはそのゲートにQ6を通
してクロツクφ1が入力することに依り、またQ6
のオンはそのゲートにQ5を通して電荷が与えら
れていたことによる。しかしこの電荷はQ4オン
でQ5を通して放電されるので、やがてQ6はオフ
となる。従つてQ8，Q10のオンはキヤパシタC1に
充電されていた電荷によつて維持されるにとどま
り、この電荷がリーク等により放出されるとQ8，
Q10はオフになる。
クロツクφ3はポンピング回路Q12，Q13，C2を
動作させるためのものである。即ちφ3がＬレベ
ルのときVcc，Q13，C2の経路でキヤパシタC2は
充電され、φ3がＨレベルのとき、このC2の電荷
はQ12を通して出力OUTを充電する。クロツクφ3
の周波数は高く、従つて上記のポンピング作用は
高速で繰り返し行なわれ、φRが入ると前述のよ
うにQ11がオンになるので出力OUTはＬレベルに
下がる。
動作させるためのものである。即ちφ3がＬレベ
ルのときVcc，Q13，C2の経路でキヤパシタC2は
充電され、φ3がＨレベルのとき、このC2の電荷
はQ12を通して出力OUTを充電する。クロツクφ3
の周波数は高く、従つて上記のポンピング作用は
高速で繰り返し行なわれ、φRが入ると前述のよ
うにQ11がオンになるので出力OUTはＬレベルに
下がる。
電源Vccが立上つている定常状態では以上の通
りであるが、電源を投入した直後は次のようにな
る。即ちクロツクφ3は基板バイアス電圧発生回
路VBBGENなどからとり、この回路VBBGENは第
３図に示すように発振器OSC、ポンピング回路
PUNPからなつて電源Vcc投入とほぼ同時に動作
を始め、従つてクロツクφ3も同時に出てくる。
これに対してクロツクφ1，φRは例えば第４図に
示すように多段に縦続された各種クロツク発生器
G1，G2，…、R1，R2…の所定の段から取出され
るので、電源投入と同時には所定の論理レベルが
出て来ないものが多い。なおこの第４図では
チツプセレクトバー信号、ADD BUFはアドレ
スバツフア、WDはワードデコーダ、Ｓ／Ａはセ
ンスアンプ、RSTはリセツトを示す。クロツク
φ1，φR共にＬであるとトランジスタQ10，Q11は
オフであり、出力OUTはフローテイングの状態
にある。一方、Vccの立上りと共にクロツクφ3が
発生すると不充分ながらトランジスタQ13はオ
ン、キヤパシタC2はφ3がＬのときVccで充電、φ3
がＨのときQ12を通して出力OUTを充電、を繰り
返し始め、第５図ａの部分T1で示すように節点
N1の電位が立上り、つれて出力OUTの電位も立
上つてしまう。出力OUTつまりクロツクφ2がこ
のように立上つてしまうと、このクロツクを受け
て動作するバツフアはまだ動作不充分で、他の入
るべきクロツクは未だ入力せずという如き状態で
あり、このため異常電流を流してしまうことがあ
る。例えばクロツクφ2と他のクロツクを受ける
第１、第２のトランジスタが電源間に直列に入つ
ており、常時はクロツクφ2入力時点では他のク
ロツクが入つて他方のトランジスタをオフにする
ので電源短絡はないような場合、他のクロツクが
まだ入らないのに上記理由でクロツクφ2が入る
と第１、第２の両トランジスタがオンとなり、電
源短絡を生じてしまう。
りであるが、電源を投入した直後は次のようにな
る。即ちクロツクφ3は基板バイアス電圧発生回
路VBBGENなどからとり、この回路VBBGENは第
３図に示すように発振器OSC、ポンピング回路
PUNPからなつて電源Vcc投入とほぼ同時に動作
を始め、従つてクロツクφ3も同時に出てくる。
これに対してクロツクφ1，φRは例えば第４図に
示すように多段に縦続された各種クロツク発生器
G1，G2，…、R1，R2…の所定の段から取出され
るので、電源投入と同時には所定の論理レベルが
出て来ないものが多い。なおこの第４図では
チツプセレクトバー信号、ADD BUFはアドレ
スバツフア、WDはワードデコーダ、Ｓ／Ａはセ
ンスアンプ、RSTはリセツトを示す。クロツク
φ1，φR共にＬであるとトランジスタQ10，Q11は
オフであり、出力OUTはフローテイングの状態
にある。一方、Vccの立上りと共にクロツクφ3が
発生すると不充分ながらトランジスタQ13はオ
ン、キヤパシタC2はφ3がＬのときVccで充電、φ3
がＨのときQ12を通して出力OUTを充電、を繰り
返し始め、第５図ａの部分T1で示すように節点
N1の電位が立上り、つれて出力OUTの電位も立
上つてしまう。出力OUTつまりクロツクφ2がこ
のように立上つてしまうと、このクロツクを受け
て動作するバツフアはまだ動作不充分で、他の入
るべきクロツクは未だ入力せずという如き状態で
あり、このため異常電流を流してしまうことがあ
る。例えばクロツクφ2と他のクロツクを受ける
第１、第２のトランジスタが電源間に直列に入つ
ており、常時はクロツクφ2入力時点では他のク
ロツクが入つて他方のトランジスタをオフにする
ので電源短絡はないような場合、他のクロツクが
まだ入らないのに上記理由でクロツクφ2が入る
と第１、第２の両トランジスタがオンとなり、電
源短絡を生じてしまう。
発明の目的
本発明はかゝる点を改善し、電源投入時の誤動
作を回避しようとするものである。
作を回避しようとするものである。
発明の構成
本発明は出力端電位をプルアツプする第１のト
ランジスタ及びプルダウンする第２のトランジス
タと、該出力端電位がハイレベルのときチヤージ
ポンピングにより該出力端電位を電源電位以上保
持するためのポンプ回路とを有するバツフアを備
えた半導体装置であつて、電源投入から該バツフ
アに対する入力信号が供給され始める時点まで該
出力端電位をプルダウンするものであるが、以下
実施例を参照しながらこれを説明する。
ランジスタ及びプルダウンする第２のトランジス
タと、該出力端電位がハイレベルのときチヤージ
ポンピングにより該出力端電位を電源電位以上保
持するためのポンプ回路とを有するバツフアを備
えた半導体装置であつて、電源投入から該バツフ
アに対する入力信号が供給され始める時点まで該
出力端電位をプルダウンするものであるが、以下
実施例を参照しながらこれを説明する。
発明の実施例
第２図は本発明の実施例を示す。Q10，Q11は
第１図のバツフアまたはクロツク発生器の出力段
トランジスタ、OUTはその出力、Q12，Q13，C2
は該出力のチヤージポンピング回路である。本発
明ではこの出力端OUTを電源低電位線Vssへプル
ダウンするMOSトランジスタQ14を設ける。Q15，
Q16はQ14のゲート電圧制御用MOSトランジスタ
である。トランジスタQ15はデイプリーシヨン型
であるが、これは第２図ｂに示すようにエンハン
スメント型でもよい。但しこの場合ゲートは高電
位側へ接続する。トランジスタQ16はエンハンス
メント型で、ゲートにはクロツクφ4を受ける。
クロツクφ4はφ2と同相のものなら何でもよく、
例えばトランジスタQ10に入るクロツクφ1′あるい
は出力クロツクφ2そのものなどでよい。φ4＝
φ1′の場合は、電源が投入され、ポンピング回路
Q12，Q13，C2が動作を始めても、この時点では
クロツクφ4は入らず即ちφ4D＝Ｌであり、トラン
ジスタQ16はオフ、節点N2は常時オンのトランジ
スタQ15によりプルアツプされて第５図ｂに示す
ようにVccと共に立上る。従つてトランジスタQ14
はオンとなり、出力端OUTを電源低電位線Vccへ
プルタウンするので出力OUTはレベルのままで
ある。クロツクφ1′が入つてトランジスタQ10，
Q16がオン、Q11，Q14がオフになると、Q14によ
る出力端OUTのプルダウンは解かれ、代つて出
力端OUTはQ10によりプルアツプされて出力
OUTが立上る。こうしてクロツクが入らないの
に出力が生じ、後続回路を誤動作させることはな
くなる。
第１図のバツフアまたはクロツク発生器の出力段
トランジスタ、OUTはその出力、Q12，Q13，C2
は該出力のチヤージポンピング回路である。本発
明ではこの出力端OUTを電源低電位線Vssへプル
ダウンするMOSトランジスタQ14を設ける。Q15，
Q16はQ14のゲート電圧制御用MOSトランジスタ
である。トランジスタQ15はデイプリーシヨン型
であるが、これは第２図ｂに示すようにエンハン
スメント型でもよい。但しこの場合ゲートは高電
位側へ接続する。トランジスタQ16はエンハンス
メント型で、ゲートにはクロツクφ4を受ける。
クロツクφ4はφ2と同相のものなら何でもよく、
例えばトランジスタQ10に入るクロツクφ1′あるい
は出力クロツクφ2そのものなどでよい。φ4＝
φ1′の場合は、電源が投入され、ポンピング回路
Q12，Q13，C2が動作を始めても、この時点では
クロツクφ4は入らず即ちφ4D＝Ｌであり、トラン
ジスタQ16はオフ、節点N2は常時オンのトランジ
スタQ15によりプルアツプされて第５図ｂに示す
ようにVccと共に立上る。従つてトランジスタQ14
はオンとなり、出力端OUTを電源低電位線Vccへ
プルタウンするので出力OUTはレベルのままで
ある。クロツクφ1′が入つてトランジスタQ10，
Q16がオン、Q11，Q14がオフになると、Q14によ
る出力端OUTのプルダウンは解かれ、代つて出
力端OUTはQ10によりプルアツプされて出力
OUTが立上る。こうしてクロツクが入らないの
に出力が生じ、後続回路を誤動作させることはな
くなる。
クロツクφ4として出力クロツクφ2を用いる場
合はトランジスタQ14のgmをQ10のそれより小、
従つて高抵抗とする。高抵抗でも電源Vccの立上
り時の不完全ポンピングによる出力OUTの立上
りを抑えるには充分である。そしてクロツク
φ1′が入つてトランジスタQ10がオン、Q11がオフ
となると出力端OUTはQ10により電源Vccへプル
アツプされ、出力OUTは立上る。従つてトラン
ジスタQ16がオンQ14がオフとなり、出力端プル
ダウンは解除される。つまりこの場合出力OUT
には１種の正帰還がかかる。
合はトランジスタQ14のgmをQ10のそれより小、
従つて高抵抗とする。高抵抗でも電源Vccの立上
り時の不完全ポンピングによる出力OUTの立上
りを抑えるには充分である。そしてクロツク
φ1′が入つてトランジスタQ10がオン、Q11がオフ
となると出力端OUTはQ10により電源Vccへプル
アツプされ、出力OUTは立上る。従つてトラン
ジスタQ16がオンQ14がオフとなり、出力端プル
ダウンは解除される。つまりこの場合出力OUT
には１種の正帰還がかかる。
発明の効果
以上説明したように本発明ではポンピングされ
るバツフア出力端を正常動作開始時までプルダウ
ンしておくので電源投入時の異常出力の発生を阻
止し、後続回路の誤動作発生を回避することがで
きる。
るバツフア出力端を正常動作開始時までプルダウ
ンしておくので電源投入時の異常出力の発生を阻
止し、後続回路の誤動作発生を回避することがで
きる。
第１図は出力がポンピングされるバツフアの一
例を示す回路図、第２図は本発明の実施例を示す
回路図、第３図および第４図は各種クロツクを発
生する回路のブロツク図、第５図は動作説明用タ
イムチヤートである。 図面でOUTはバツフア出力端またはその電位、
Q10は第１のトランジスタ、Q11は第２のトラン
ジスタ、Q12，Q13，C2はチヤージポンピング回
路、Q14，Q15，Q16はプルダウン回路である。
例を示す回路図、第２図は本発明の実施例を示す
回路図、第３図および第４図は各種クロツクを発
生する回路のブロツク図、第５図は動作説明用タ
イムチヤートである。 図面でOUTはバツフア出力端またはその電位、
Q10は第１のトランジスタ、Q11は第２のトラン
ジスタ、Q12，Q13，C2はチヤージポンピング回
路、Q14，Q15，Q16はプルダウン回路である。
Claims (1)
- １ 出力端電位をプルアツプする第１のトランジ
スタ及びプルダウンする第２のトランジスタと、
該出力端電位がハイレベルのときチヤージポンピ
ングにより該出力端電位を電源電位以上保持する
ためのポンプ回路とを有するバツフアを備えた半
導体装置であつて、電源投入から該バツフアに対
する入力信号が供給され始める時点まで該出力端
電位をプルダウンする回路を有することを特徴と
する半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114244A JPS595488A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
| US06/510,183 US4570088A (en) | 1982-07-01 | 1983-07-01 | Semiconductor device for pulling down output terminal voltage |
| EP83303858A EP0109139B1 (en) | 1982-07-01 | 1983-07-01 | Semiconductor memory with charge pump circuit |
| IE1555/83A IE55208B1 (en) | 1982-07-01 | 1983-07-01 | Semiconductor memory with a charge pump circuit |
| DE8383303858T DE3380577D1 (en) | 1982-07-01 | 1983-07-01 | Semiconductor memory with charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114244A JPS595488A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595488A JPS595488A (ja) | 1984-01-12 |
| JPH0154799B2 true JPH0154799B2 (ja) | 1989-11-21 |
Family
ID=14632889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114244A Granted JPS595488A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4570088A (ja) |
| EP (1) | EP0109139B1 (ja) |
| JP (1) | JPS595488A (ja) |
| DE (1) | DE3380577D1 (ja) |
| IE (1) | IE55208B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077599B2 (ja) * | 1984-05-25 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2548908B2 (ja) * | 1985-04-13 | 1996-10-30 | 富士通株式会社 | 昇圧回路 |
| US4701633A (en) * | 1985-04-30 | 1987-10-20 | Texas Instruments Incorporated | Low power clock generator |
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| KR970000560B1 (ko) * | 1986-10-01 | 1997-01-13 | 아오이 죠이치 | 반도체집적회로 |
| JPH0789434B2 (ja) * | 1986-11-12 | 1995-09-27 | 日本電気株式会社 | ダイナミツク型記憶装置 |
| EP0552404A1 (de) * | 1992-07-23 | 1993-07-28 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Begrenzung der Ausgangsspannung einer Spannungserhöhungsschaltung |
| KR100307514B1 (ko) * | 1994-07-30 | 2001-12-01 | 김영환 | 차지펌프회로 |
| KR19990057914A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 지연고정루프의 차지펌핑회로 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2433328A1 (de) * | 1974-07-11 | 1976-01-29 | Philips Patentverwaltung | Integrierte schaltungsanordnung |
| US4061933A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Clock generator and delay stage |
| US4097772A (en) * | 1977-06-06 | 1978-06-27 | Motorola, Inc. | MOS switch with hysteresis |
| US4291242A (en) * | 1979-05-21 | 1981-09-22 | Motorola, Inc. | Driver circuit for use in an output buffer |
| US4296340A (en) * | 1979-08-27 | 1981-10-20 | Intel Corporation | Initializing circuit for MOS integrated circuits |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS56117390A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Semiconductor memory device |
| WO1982000930A1 (en) * | 1980-09-10 | 1982-03-18 | Plachno R | Delay stage for a clock generator |
| JPS5788594A (en) * | 1980-11-19 | 1982-06-02 | Fujitsu Ltd | Semiconductor circuit |
| JPS583325A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | インバ−タ回路 |
-
1982
- 1982-07-01 JP JP57114244A patent/JPS595488A/ja active Granted
-
1983
- 1983-07-01 DE DE8383303858T patent/DE3380577D1/de not_active Expired
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