JPH0155511B2 - - Google Patents

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JPH0155511B2
JPH0155511B2 JP56081259A JP8125981A JPH0155511B2 JP H0155511 B2 JPH0155511 B2 JP H0155511B2 JP 56081259 A JP56081259 A JP 56081259A JP 8125981 A JP8125981 A JP 8125981A JP H0155511 B2 JPH0155511 B2 JP H0155511B2
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JP
Japan
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portable device
data
carrier
processing means
memory
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JP56081259A
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English (en)
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Ugon Mitsusheru
Nona Jannpieeru
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Bull SAS
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Bull SAS
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Publication date
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Application filed by Bull SAS filed Critical Bull SAS
Publication of JPS5720858A publication Critical patent/JPS5720858A/ja
Publication of JPH0155511B2 publication Critical patent/JPH0155511B2/ja
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、計算またはデータ処理のための携帯
用装置に関する。
従来の技術 携帯可能な独立した電子装置であつて、キーボ
ードならびにデータおよび結果の表示装置を有
し、計算及びデータ処理の機能を具備する携帯用
装置が既に知られている。
このような装置の最も一般的なものは、小型ポ
ケツト計算機であり、次のような２つのグループ
に主に分けられる。
第１のグループは、製造業者による製造中に設
定される固定のプログラムを実行する単純な装置
である。例えば、普通の四則演算である加算、減
算、乗算および割算を行なう装置が現在入手可能
である。このような基本的な機能に、用途に応じ
て装置を専用化する特定の機能を付加させること
ができる。特に関数機能または統計機能がその例
である。
第２のグループとして、使用者自身が求める機
能を使用者自身がプログラムすることができ、そ
してこのプログラムを一時的に、装置の内部に設
けられた一時記憶メモリまたは磁気トラツク記録
担体に格納することが可能な、より複雑なプログ
ラマブルな（プログラム可能な）装置がある。
別の形態として、このような携帯用装置には、
利用者が拡張または変更することができない、製
造業者によつて予め設定された特定の固定プログ
ラムを格納するために使用される着脱可能な受動
装置を有するものがある（例えば、テキサスイン
スツルメント社のTI59）。
更に別の形態として、使用者がデータリストま
たはプログラムリストを作成できるようにするハ
ードコピープリンタに結合可能な出力装置を備え
るものがある。
このような装置は現在、信頼性および費用上の
理由からマイクロプロセツサを使用して製作され
ている。即ち、中央処理装置と、メモリと、入／
出力装置とを有する単純なコンピユータ構造を有
している。
発明が解決しようとする課題 上記した携帯用装置の主たる欠点として次のよ
うなものが挙げられる。
上述の単純な装置の場合には、外部との対話手
段が設けられておらず、そのために、個人専用の
索引カードまたは着脱可能な担体へのアクセスが
不可能であつたり、使用者の指示の下に用途ごと
に特定の機能を実行することが不可能である。
また、プログラムまたはデータを磁気トラツク
に記録することができるプログラム可能な装置で
あつても、その記憶容量が比較的小さい等々の欠
点である。更に、磁気トラツク担体自体は、完全
に受動的なものであり、自ら機能を実行する能力
に欠け、プログラム可能な装置の助けを必要とす
る。
更に、磁気トラツク担体は、記録内容を容易に
変更したり破壊することができる。そして、デー
タに対する安全性または機密性がなく、しかも比
較的高価な駆動装置を必要とする。
さらにまた、固定のプログラムを格納する着脱
可能な担体を有するプログラム可能な装置であつ
ても、費用および製造上の実際的な理由から個人
専用化することができない。
そこで、本発明の１つの目的は、データおよび
プログラムの記憶能力ならびにデータ処理能力を
有する着脱可能な担体と接続でき且つ双方向の対
話を可能にする装置構造を利用することによつて
上述のような欠点を克服することにある。
課題を解決するための手段 本発明によるならば、手動によるデータ入力の
ためのキーボードおよびデイスプレイを備えたケ
ースを含んでいる、計算またはデータ処理のため
の携帯用装置であつて、 前記ケース内に配置された第１のマイクロプロ
セツサおよび第１のメモリを含んでおり、第１の
組の所定のデータ処理操作を逐行するために、前
記キーボードおよび前記デイスプレイに結合され
ている第１の処理手段と、 前記第１の処理手段に対して開路可能に電気的
に接続される着脱可能な担体にして、第２の組の
所定のデータ処理操作を逐行するための第２のマ
イクロプロセツサおよび第２のメモリを有する第
２の処理手段を具備している着脱可能な担体を、
その中に受け入れるためのスロツトと、 前記第１の処理手段と前記第２の処理手段とを
接続する単一の導体上での信号の変化により、前
記第１の処理手段と前記第２の処理手段との間に
おいてシリアル・ビツト形式でメツセージを双方
向に伝送するための手段を備えており、 前記第１および第２のメモリは、双方向性の通
信を実行し且つ前記第１および第２の組のデータ
処理操作を実行するように前記第１および第２の
マイクロプロセツサを制御するためのプログラム
を格納していることを特徴とする携帯用装置が提
供される。
作 用 上に述べたような担体ならびにそれに関連の要
素は、知られており、例えば特開昭54―46447号
および54―154954号の各公報に開示されている。
それら特許公開公報に開示されている担体は、自
己プログラム可能なマイクロプロセツサならびに
単純な電気接点の形の接続手段を備えたプラスチ
ツク材料の小さいカードの形態をとることができ
る。
第１の用途においては、このようにして構成さ
れた装置は、特に個人が、このような装置の所有
者または機関によつて設定された私用カード索
引、たとえば電話索引、医療用フアイル、住所
録、カレンダ、予約ノートとして使用することが
できる。
第２の用途においては、装置は着脱可能な担体
のメモリ内に格納されている様々な保護情報に対
するアクセスを可能にする、パスワードのような
秘密データを該担体に送るために用いることがで
きる。
第３の用途においては、銀行その他の販売組織
により着脱可能な担体に最初にロードされたデー
タに対し個人用の差引残高の表示が可能である。
第４の用途においては、着脱可能な認可された
担体によるか、または本出願人のフランス国特許
出願公開第2469760号（または米国特許第4471216
号）および第2477344号明細書（または米国特許
第4638120号）に開示されているような認可デー
タの直接的供給によつて、所与の複数の動作を実
行することを可能にする。
第５の用途においては、記録すべきプログラム
の大きさに関する制約以外の制約を伴わずに、装
置の専用化を設定するために、使用者または製造
業者の指示で着脱可能な担体に専用化されたプロ
グラムを記録することが可能である。
実施例 次に単なる例として添付図面を参照して本発明
の実施例を詳細に説明する。
第１図は本発明の装置の１実施例を示す。
装置全体は、普通の小型ポケツト計算器に用い
られているような金属、プラスチツクその他の材
料から作られたケースＭ１内に収納されている。
このケースには、着脱自在の担体Ｍ３を挿入する
ことができるスロツトＭ２が設けられている。
様々な情報およびデータは、第１図に示すフアン
クシヨン・キーＴおよびＥを含む多数の可動キー
を有するキーボードＭ４により入力される。
たとえば商業用に用いられる場合には、キーＴ
を押すことにより、差引残高が即座に表示され、
また、キーＥを繰返して押すことにより、登録さ
れたいろいろな取引金額が連続的に表示される。
装置Ｍ１には、デイスプレイＭ５が設けられて
おり、このデイスプレイ（表示器）は数値表示あ
るいは英数文字表示のものとすることができる。
なお、このようなデイスプレイ装置は当該技術分
野の専門家には周知のものである。
スロツトＭ２は、第２図からわかるように、着
脱自在の担体Ｍ３が装置Ｍ１内に挿入できるよう
にすると共に、その着脱自在の担体が装置内に挿
入されて装置Ｍ１の基本印刷回路Ｍ７に接続され
ている接続ブロツクＭ６を介して電気接続が達成
されるまで、該担体を案内する。
印刷回路Ｍ７は、装置Ｍ１の全ての電子要素、
特にマイクロプロセツサＭ８を担持している。
第３図は、装置Ｍ１の機能ブロツクダイヤグラ
ムである。なお、第３図においては、第１図及び
第２図に示したキーボードＭ４、デイスプレイ装
置Ｍ５及びマイクロプロセツサＭ８は、それぞれ
参照符号Ｐ５，Ｐ４及びＰ１で示している。第３
図から明らかなように、この装置は、接続端子Ｐ
３を介して着脱自在の担体にも印加されるクロツ
ク信号を発生するクロツクＰ２によつて調時され
るマイクロプロセツサ（処理装置）Ｐ１を有す
る。
マイクロプロセツサＰ１は、３つの入／出力ポ
ートＡ６，Ａ７およびＡ８を介してデイスプレイ
Ｐ４およびキーボードＰ５の管理を行う。
ポートＡ６は、所与の文字を表示するためにデ
イスプレイＰ４のゼグメントを選択的に付勢する
信号を出力する。
同時に動作するポートＡ７は、文字の走査およ
びキー・ボードの監視を行う。
ポートＡ８は、キー・ボードからの入力を受け
るために設けられている。
マイクロプロセツサＰ１は、キー・ボードの相
互干渉および重複作動を阻止するようにプログラ
ムされている。
さらに双方向入／出力ポートＡ９によつて着脱
自在の担体との同期対話が可能にされている。
担体はポートＡ１０および給電回路Ｐ１２を介
して付勢される。
装置を着脱自在の担体内のメモリ（記憶装置）
への書込みに用いる場合には、ポートＡ１１およ
び給電回路Ｐ１３により書込み電圧Vpを供給す
る。
さらに、直接作動部Ａ１４を用いて、対話前
に、担体の正しい零リセツトを行うことができ
る。
ポートＡ１５は、マイクロプロセツサＰ１と装
置外部の周辺装置との間に接続を形成する働きを
なす。
着脱自在の担体および装置の処理装置は、該着
脱自在の担体と装置間における対話の実行を可能
にすると共に、担体および装置における独立の処
理動作の実行を可能にするマイクロプロセツサに
よつて構成されている。従つて、パスワードをキ
ー・ボードから入力することにより、担体は、装
置による処理のために必要なデータもしくはプロ
グラムを、自由にアクセスさせることができる。
装置の処理装置は、着脱自在の担体内に格納され
ているプログラムを直接実行して、該担体に格納
されているデータに応じた機能を実現することが
できる。また、着脱自在の担体内に記録されてい
るプログラムを該担体内のマイクロプロセツサが
実行し、その実行の結果について装置が適当な処
理が実行する。
実際には装置は担体のメモリ内に格納されてい
る識別コードを読出して、識別コードおよび秘密
コードＳの関数Ｒを計算することができる。同じ
計算を担体内で行つてもよい。処理動作が完了す
ると、装置は、担体および装置内で同時に計算さ
れた関数Ｒの比較を行う。結果が等しい場合に
は、装置は該担体と共同して作業することが許さ
れるという結論を出す。従つて、着脱自在の担体
から到来するデータならびに該担体に送られるデ
ータ全てを装置のマイクロプロセツサにより処理
することができる。
着脱自在の担体により装置が特定の機能を割当
てられる場合には、デイスプレイに示されるモー
ドまたは指示に従つてキー・ボードのキーに特殊
な意味を付与することを可能にするエントリを格
納するキヤツシユ・メモリを携帯用装置に設ける
ことが可能である。
次に第４図ないし第１２図を参照し着脱自在の
担体と装置との間における対話について説明す
る。
第４図には、着脱自在の担体および装置双方に
おいて用いられる送／受信装置が図解されてい
る。図示の送／受信装置は、少なくとも１つのマ
イクロプロセツサ１を有しており、そのマイクロ
プロセツサ１には、例えばRAMで形成されるメ
モリ２と、ラチ回路（ロツク回路）３、タイマカ
ウンタ（CT）４、ステータスレジスタ（Ｃ／Ｓ）
５、制御装置６、PROMのような読出し専用メ
モリ7bisならびにデータの入出力のためにデータ
線路１3に接続されたデータ送受信用の入／出力
ゲート回路７が付属している。制御装置は、第７
図を参照して後に説明し、また、入／出力ゲート
回路７は、第６図を参照して後に説明する。マイ
クロプロセツサ１は、インテル社により市販され
ている8080型または8085型のマイクロプロセツサ
とすることができる。
マイクロプロセツサ１は、アドレス線路A8-15
およびデータ線路AD0-7を介して第４図に示した
以外の要素にも接続することができる。８本のデ
ータ線路AD0-7は、メモリ（RAM）２にアドレ
シングするためのラツチ回路３の入力端子に接続
されている。このメモリ２は、256×８ビツトに
構成された2Kビツトの容量を有することができ
る。さらにメモリ２は、入／出力ゲート回路７を
介して転送される１バイトのデータを保持するた
めのレジスタＲ７ならびに転送される１バイトの
データに対応するパリテイ・ビツトを保持するた
めのレジスタＲ８を備えている。ラツチ回路３の
出力状態に基づいて制御装置６は、タイマカウン
タ４、ステータスレジスタ６及び入／出力ゲート
回路７の内の１つを選択的に動作させる。
制御装置６は、ラツチ回路３内に格納されてい
る２進パターンがXXXXX001である場合には、
入／出力ゲート回路７を選択し、ラツチ回路３内
の２進パターンがXXXXX000の場合にはステー
タスレジスタ５を選択し、そしてラツチ回路３内
の２進パターンがXXXXX100である場合にはタ
イマカウンタ４を選択する。
タイマカウンタ４は、どの時点においてもマイ
クロプロセツサにより初期時間値をロードされる
ようにデータ線路AD0-7に並列に接続された入力
を有している。
また、ステータスレジスタ５は、マイクロプロ
セツサによつて発生される命令を格納するために
線路AD0-7に接続されている。ステータスレジス
タ５は、８つのフリツプフロツプを有するレジス
タであり、これらフリツプフロツプの状態に従つ
て入／出力ゲート回路７かまたはタイマカウンタ
４のいずれかの選択が可能にされる。
線路ALEは、マイクロプロセツサ１をラツチ
回路３に接続している。マイクロプロセツサ１
は、メモリ２および制御装置６へのアドレス許可
を与えたりあるいはアドレシングを拒絶するため
に、ラツチ回路３に阻止信号を線路ALEを介し
て出力する。
線路IO／の状態に基づいてメモリ２及び
入／出力ゲート回路７のいずれか一方が選択的に
動作する。線路およびは、読出し／書込
み動作を制御するものであり、メモリ２および
入／出力ゲート回路７の適当な制御回路に接続さ
れている。
マイクロプロセツサ１は、水晶型クロツクとす
ることができるクロツクＱによつて同期されて動
作すると共に、線路CLKを介してタイマカウン
タ４の入力INにクロツク信号を出力する。入／
出力ゲート回路７の入力には、線路RESETが接
続されており、装置の入／出力モードへの初期設
定を可能にする。
タイマカウンタ４の出力OUTは、マイクロプ
ロセツサ１の入力INTに接続されており、該タ
イマカウンタ４にロードされた初期計数値が零に
なつたときに、その時点で実行されつつある処理
動作を中断するための割込信号を発生する。ま
た、マイクロプロセツサ１は、そのデータおよび
アドレス線路を介して読出し専用メモリ7bisに接
続されている。その読出し専用メモリ7bis内に
は、着脱自在の担体または装置によるデータの送
受信に必要なマイクロプロセツサが格納されてい
る。
上に述べた第４図のシステム全体が本発明の装
置ならびに着脱自在の担体の処理装置を形成す
る。
第５図は、データ線路すなわち導体１3を介し
て伝送されるメツセージの時系列シーケンスを図
解するものである。１バイト（８ビツト）のデー
タから成るメツセージの伝送は１０の時間ステツ
プに渡つて行われる。第１の時間ステツプは、メ
ツセージ開始信号（開始ビツト）を伝送するのに
用いられ、時間ステツプ２ないし９は、本来のメ
ツセージの伝送に用いられ、そして10番目の時間
ステツプではメツセージのパリテイ・ビツトを伝
送するのに用いられる。
受信側では、これら１０の時間ステツプ中で伝
送される信号を受信して11番目の時間ステツプで
パリテイ・チエツクを行う。
受信機は、導体１3を初期電位V0（信号PR）に
することによつてメツセージの受信が可能である
旨、送信機に告知する。この信号は、開始信号の
伝送前少なくとも１時間ステツプの間発生され
る。受信機は、受信メツセージについて行つたパ
リテイ・チエツクの結果エラーがあつた場合に
は、受信および確認後の１時間ステツプの期間中
導体１3の状態を電位V1にし、そして伝送が正し
く行われた場合には初期電位V0に戻す。
１バイトのデータを形成する８ビツトの情報が
逐次、導体１3を介して転送されて、順次メモリ
２のレジスタＲ７に格納される。
この転送は、入／出力ゲート回路７の逐次出力
により受信側のマイクロプロセツサのアキユムレ
ータレジスタに逐次転送し、それに続いてアキユ
ムレータレジスタの内容にメモリ２のレジスタＲ
７を一致させることにより実現される。新しいビ
ツトが転送される都度、パリテイ・ビツトが計算
され、既に受信したビツトのパリテイに対し許容
し得るか否かが判定され、このパリテイ計算結果
は、メモリ２のレジスタＲ８に送られる。伝送メ
ツセージのパリテイ・ビツトとしての働きをもな
すメツセージの最後のビツトが、計算されたパリ
テイ・ビツトと比較され、レジスタＲ８に格納さ
れる。これら２つのパリテイ・ビツトが等しい値
の場合には、伝送は正しいものとして容認され、
そうでない場合には受信機側からエラー信号ER
を伝送することにより異常が送信機側に通知され
る。
第６図は、第４図の入／出力ゲート回路７の１
例を図解するものである。図示の入／出力ゲート
回路は、制御ゲート１０および１１にそれぞれ制
御される三状態増幅器８および９を有している。
三状態増幅器８の出力端は三状態増幅器９の入力
端に接続されている。更にこれら２つの三状態増
幅器は、三状態増幅器８がデータを導体１3上に
送信するために用いられ、三状態増幅器９が導体
１3から送られてくるデータを受けるために用い
られるように導体１3に接続されている。
ゲート１１が、マイクロプロセツサ１から書込
み命令WRが出力されている場合に、線路IO／
と、制御装置６からのパターンXXXXX001とに
より選択された場合に、ゲート１１は三状態増幅
器８を制御する。同様にして、ゲート１０が、マ
イクロプロセツサ１から読出し命令RDが出力さ
れている場合に、線路IO／と、パターン
XXXXX010とにより選択された場合に、ゲート
１０は三状態増幅器９を制御する。これら三状態
増幅器８および９はリセツト信号RESETにより
初期設定される。
制御回路６の詳細は、第７図に図解されてい
る。図示の制御回路６は、ラツチ回路３に格納さ
れているデータを復号するための単純な回路であ
る。AND回路１２及びインバータ１５および１
６はアドレス信号XXXXX001を復号して入／出
力ゲート回路（PA）７を選択する。AND回路１
３及びインバータ１７，１８，１９はアドレス信
号XXXXX000を復号してステータスレジスタ
（Ｃ／Ｓ）５を選択する。AND回路１４及びイン
バータ２０および２１はアドレス信号
XXXXX100を復号してタイマカウンタ（CT）
４を選択する。
第８図は8080型または8085型のマイクロプロセ
ツサに設けられているワーキングレジスタ（作業
レジスタ）を図解するものである。
レジスタＡはアキユムレータである。レジスタ
Ｂ，Ｃ，ＤおよびＥはデータを受けるようになさ
れている作業レジスタである。レジスタＨおよび
Ｌはアドレス・レジスタである。レジスタSPは、
セル・レジスタのアドレスを格納し、割込み処理
中、マイクロプロセツサの特定のレジスタの内容
を保存したり中断された処理動作を回復するため
にメモリ・セルのアドレスを指示するように使用
されるスタツクポインタである。レジスタPCは、
プログラムカウンタであり、プログラムの実行中
次の命令を指示する。レジスタＩは索引によりデ
ータ・アドレシングを可能にするインデツクス・
レジスタである。
これらレジスタの動作に関する詳細は、フラン
ス国75015パリ市ルクールブ街313所在のSybex社
によつて1977年に発行されたPierre Le Beuxお
よびRodenay Zaks著「Les Microprocesseurs」
なる文献に記述されている。
第９図のフローチヤートは、送信側のマイクロ
プロセツサによつて行われるべきマイクロプログ
ラムの実行に必要ないろいろな段階もしくはステ
ツプを図解するものである。ステツプ１０１にお
いては、送信側のマイクロプロセツサは、データ
線路すなわち導体１3を論理状態「０」にセツト
して、一方、タイマカウンタに、第５図に示すよ
うな態様で開始信号並びにそれに続く１バイトの
データの伝送に要求される時間値（1ms）をロー
ドする。すなわち、タイマカウンタ４をＮ＝８に
初期設定する。
開始信号の伝送の終りで、タイマカウンタ４は
マイクロプロセツサ１に割り込みをかける。メモ
リ２のレジスタＲ７に格納されている転送すべき
１バイトのデータがそこでマイクロプロセツサ１
のアキユムレータレジスタＡにロードされて第１
番目のビツトの値について試験が行われる（ステ
ツプ１０２）。テストの結果に応じて、ステツプ
１０３または１０４に進み、入／出力ゲート回路
７はレジスタＲ７から読み出された第１番目のビ
ツトに対応する値を導体１3に出力する。
ステツプ１０５において伝送されるべきメツセ
ージに対応するパリテイ・ビツトが計算されてメ
モリ２のレジスタＲ８のビツト位置にセツトされ
る。更に、ステツプ１０６でタイマカウンタ４を
デクリメントする（ＮをＮ―１とする）そして、
Ｎが零でなされば（ステツプ１０７）、ステツプ
１０８においてはレジスタＲ７の内容が１ビツト
位置だけ左方にシフトされる。
この過程はタイマカウンタによつて発生される
各割込み信号毎に実行され、１バイトの全てのビ
ツトが順次送出された時に完了する。
ステツプ１０７においては全てのビツトの転送
が完了したか否かのチエツクが行われる。ステツ
プ１０９においては、レジスタＲ８に格納されて
いるパリテイ・ビツトが転送される。受信機はそ
こで受取つた１バイトのデータのビツトのパリテ
イを計算し、既に受信しているパリテイ・ビツト
と比較する。一致した場合には伝送サイクルが終
了する（ステツプ１１２）。一致しない場合には
受信機は送信機に対してエラーの存在を通知し
（信号ER、第５図）、そして再度送信サイクルが
ステツプ１０１から実行される。
第１０図は送信機から到来するメツセージに対
し待機状態（受信可能状態）にある受信機によつ
て行われる動作を図解するフローチヤートを示
す。この場合の試験は、導体１3の（論理）状態
を反復的に読出すことによつて実行される。ステ
ツプ１１４において入／出力ゲート回路７が読出
され、導体１3の状態が「０」である間反復的に
読出しが実行される。導体１3の状態が「１」に
変わる（ステツプ１１５）と、タイマカウンタ４
に予め定められた時間値がロードされる（ステツ
プ１１６）。この時間値が零になつた時にマイク
ロプロセツサの処理を中断しそして入／出力ゲー
ト回路７の状態に関する読出し動作を行う。この
試験はステツプ１２２で行われる。このステツプ
においてゲートの状態が「１」である場合には受
信機は開始信号の受信可能状態にセツトされる。
そうでない場合、すなわち、入／出力ゲート回路
７からの読出しが「０」の場合、ステツプ１１５
で検出された「１」は、ノイズや干渉により生じ
たと推定され、そこで受信機はステツプ１１４に
戻る。
第１１図は、開始信号の受信シーケンスを図解す
るものである。ステツプ１２５においては、受信
機は入／出力ゲート回路７の状態を読出す。タイ
マカウンタは、導体１3が状態「０」となると直
ちに予め定められた時間値N2がロードされる。
この時間値はステツプ１２９において零に達する
（ステツプ１３０）まで、マイクロプロセツサの
内部クロツクによりデクリメントされる。タイマ
カウンタ４が零に変わると、入／出力ゲート回路
７に対し読出し動作を行つているマイクロプロセ
ツサが割り込みがかけれる。シーケンスのこの時
点で導体１3が依然として値「０」である場合に
は、問題の信号は実際に開始信号であり、干渉も
しくは妨害信号ではないことの確認が得られ、１
バイトのデータに対する読出し動作（ステツプ１
３４）に進む。
第１２図は１バイトのデータの読出しシーケン
スを図解するものである。タイマカウンタ４は、
伝送される８ビツトを読取るのに必要な時間に対
応する時間値がロードされる。１ビツトの周期が
1ms（ミリ秒）である場合には、タイマカウンタ
４にロードされる伝送時間値は8msである。１つ
のビツトの転送ごとに受信側のマイクロプロセツ
サは割り込みがかけられ（ステツプ１３６）、該
マイクロプロセツサは、入／出力ゲート回路７か
ら読取られたビツトをレジスタＲ７に格納し、今
受けたばかりのビツトに関し既に受信しているビ
ツトに基づいてパリテイ計算を行い、パリテイ計
算の結果をレジスタＲ８にロードする（ステツプ
１３７）。１バイトのデータがレジスタＲ７に転
送された時には、タイマカウンタ４は、送信機か
ら伝送されてくるパリテイ・ビツトの受信と同時
に状態「０」となる。そこで送信機から転送され
て来たパリテイ・ビツトと、受信機のレジスタＲ
８に格納されている既に計算されているビツトと
の比較が行われる（ステツプ１４０）。これら２
つのパリテイ・ビツトが一致している場合には、
エラーなく伝送が行われたことになり伝送は完了
したと見なされる。それとは反対に上記２つのパ
リテイ・ビツト間に状態の差がある場合には、伝
送エラーが存在することになり、このエラーは導
体１3を強制的に論理値「０」にすることにより
送信機側に通知される（ステツプ１４２）。そし
て入／出力ゲート回路７の状態に関する試験シー
ケンスが再び行われる（ステツプ１１３）。
上に述べたシーケンスは、マイクロプロセツサ
INTEL8080の命令を用い、第２図の読出し専用
メモリ7bisに登録されている次のような命令デイ
ストにより実行することができる。伝送命令 備 考 100 OUT PA ゲートＡ←０ 101 LHLD 102 MOVA，Ｍ
（タイマカウンタCT4の初期化） 103 MOV CT，Ａ CT←Ａ 104 LHLD 105 MOV Ｂ，Ｍ Ｂ←０ INT （タイマカウンタ割込み） 106 LDA Ａ←８ 107 SBB Ｂ 108 JZ NEXT（114） 109 LDA Ａ←R7 10A OUT gateA 10B MOV Ｃ，Ａ Ｃ←Ａ 10C ANA 1000000をマスク 10D XRA，Ｍ パリテイ計算Ａ A0←R8＋A0 10E LHLD 10F MOV Ｍ，Ａ R8内にパリテイ 110 MOV Ａ，Ｃ Ａ←R7 111 RLC R7のシフト 112 MOV Ｍ，Ａ R7←Ａ 113 RET 114 LDA Ａ←R8 115 OUT gateA 116 NOP 117 IN gateA 118 CPI １＝エラーならば 119 JNC NEXT（100） 120 RET 終りゲート試験 11A IN gateA A0←PA7の状態 11B CMP Ｍ A0を１と比較して≠ならば
PSWをＳ＝１とする。
11C RM NEXT＝（11A） Ｓ＝１ならば11A
に戻る 11C LHLD アドレスggおよびppのメモリ内
容をＨ，Ｌにロード。
PP.A←Ｎ 11F MOV CT，Ａ CT←Ｎ 120 RET開 始 121 IN gateA 122 CMP Ｍ ≠ならばPSWをＳ←１とする。
123 RM NEXT（121） Ｓ＝１ならば121に戻
る。
124 LHLD 125 MOV Ａ，Ｍ 126 MOV CT，Ａ 127 RET割込み開始 128 PUSH PSW ＡおよびPSWを保存。
129 IN gateA 12A CMP Ｍ ゲート＝０ならばPSWをＺ＝
０とする。
12B RM NEXT（128） Ｚ＝１ならば128に
戻る。
12C CNZ read octet１バイトのデータの読出し 12D LHLD 12E MOV Ａ，Ｍ 12F MOV CT，Ａ 130LX／Ｂ Ｂ←０ 131 RET INT 132 LHLD 133 MOV Ａ，Ｍ 134 RLC 135 MOV Ｄ，Ａ 136 IN gateA 137 MOV Ｅ，Ａ 138 LHLD R8のアドレシング 139 XRA Ａにパリテイ 13A MOV Ｍ，Ａ R8にバリテイ 13B MOV AE 13C ORA Ｄ 13D LHLD R7のアドレシング 13E MOV Ｍ，Ａ R7←Ａ 13F INX Ｂ 140 LDA Ａ←８ 141 SBB Ｂ 142 JP オン＝０でPSWをＺ←１ 143 RET 144 MOV Ａ，Ｅ 145 LHLD R8のアドレシング 146 CMP Ｍ 147 JZ NEXT（149） ＝ならばPSWをＺ＝
１とする 148 End 149 OUT gate Ａ 150 CALL gate test 以上述べた具体例においては、送信または受信
されるデータの構造は１バイトのデータを基礎に
するものであるが、この構造は任意のものとする
ことができ、かつまたビツト数を拡大し得ること
は自明である。１バイトのデータは命令もしくは
コマンド、データまたはアドレスを含む、これら
情報は線路を時分割多重化されて伝送される。送
信エラーが生じた場合には、送信器は、送信エラ
ーが生じた情報を送り直す。原則的には、零リセ
ツトおよびそれに続く対話の前に１回の繰返しの
試みがなされる。
対話は、受信器によつて受信されて対話の安全
性ならびに２つの系統の同期を確保するために該
受信器によつて解釈される一連のオペレイシヨン
コード（操作符号）または命令から主になる。対
話の確実性は可能な場合には送信側に有意データ
を送ることにより確保される。
着脱自在の支持体もしくは担体が処理動作を行
なつている時には、装置は処理動作終了を表わす
信号を待機し、またその逆も真である。
処理中を除外すれば、着脱可能な担体は常に命
令を発し得る状態にある。
論理的対話は３つの段階（もしくは相）に分け
ることができる。
第１番目の段階は、実行すべき処理動作を特徴
付ける８ビツト長のオペレイシヨンコードの伝送
である。このオペレイシヨンコードには着脱可能
な担体のメモリの読出しまたは書込みアドレスが
続く。この段階は同じオペレイシヨンコードを送
り返す帰還伝送で完了する。
第２の段階は、書込みまたは読出しモードにお
けるデータ交換かまたは着脱自在の担体による特
定の作用を含む。データ転送の場合には、これら
２つのサブアツセンブリは交換されるべき１バイ
トのデータの正確な数に整合することができる。
第３の段階は着脱可能な担体が第１段階のオペ
レイシヨンコードで要求され且つ指定された処理
動作が完了したことを表示する。この段階は、処
理動作を特徴付けるステータス（状態）ワードが
後続するエンド（終了）コードを有する。
第１段階ないし第３段階を構成する組続く１バ
イトのデータの伝送は、既に述べたマイクロプロ
グラム可能な素子を用いて行なうことができる。
給電回路Ｐ１２およびＰ１３を介しての着脱可
能な担体への給電が第１３図に示されている。
給電回路Ｐ１２およびＰ１３自体は蓄電池Ｅか
ら給電される。この蓄電池Ｅは交流を整流するた
めのデバイスを備えた外部電源と置換し得ること
は言うまでもない。蓄電池Ｅは、給電回路Ｐ１２
およびＰ１３の端子E1およびE2間に接続されて
いる。給電回路Ｐ１２およびＰ１３の各々はトラ
ンジスタT1，T2およびT3によつて形成されてい
る。トランジスタT1はトランジスタT2のコレク
タからベース駆動される。トランジスタT1のエ
ミツタは給電回路Ｐ１２の入力端子E1に接続さ
れており、そのコレクタは回路のアースＭに対し
て電圧Vccを発生する。電圧Vccの一部は、回路点
U1とアースＭとの間にポテンシヨメータの形に
接続された抵抗R1およびR2によつて形成される
分圧器を介してトランジスタT2のエミツタに印
加される。ツエナーダイオードＺによつて供給さ
れる安定した電圧が抵抗器R4を介してトランジ
スタT2のベースに印加される。このツエナーダ
イオードには抵抗器R3を介して蓄電池Ｅの電圧
が供給される。
給電回路Ｐ１２およびＰ１３によつて供給され
る出力電圧はツエナーダイオードＺの端子間に現
われる電圧に比例し、その比例係数は（R2＋
R1）／R1である。トランジスタT3はベースに印
加される信号H1およびH2によつて付勢される
と、トランジスタT2のベース−エミツタ間を短
絡し、それにより給電回路Ｐ１２およびＰ１３の
出力側の電圧は零とる。
上記の構成によれば、必要に応じ、装置への接
続後の任意の時点において着脱自在の担体に給電
を行なうことができる。着脱自在の担体のマイク
ロプロセツサの電圧Vccの給電の他に所要の時点
で着脱自在の担体のメモリへのデータ書込みに必
要な電圧Vpを給電することが可能である。
上に述べた例は、本発明の好ましい具体例に過
ぎず限定されるものではない。データ処理技術に
精通している当該技術分野の専門家には、本発明
の範囲から逸脱することなく本発明の他の実施例
を想到し得るであろうことは言うまでもない。
【図面の簡単な説明】
第１図は、本発明による装置の前面図、第２図
は、着脱自在の担体が挿入されている装置の横断
面図、第３図は、装置の機能ブロツクダイヤグラ
ム、第４図は、装置と着脱自在の担体との間にお
ける対話に要求される手段を図解したブロツクダ
イヤグラム、第５図は、装置と着脱自在の担体と
の間における１バイトのデータからなるメツセー
ジの伝送を図解する時間ダイヤフラム、第６図
は、装置と着脱自在の担体との間における双方向
メツセージ伝送に必要な回路構成を示す回路図、
第７図は、第４図の制御回路を図解した回路図、
第８図は、インテル社によつて市販されかつ本発
明の入／出力ゲート回路の実施例において用いら
れるマイクロプロセツサ8080のワーキングレジス
タを図解する図、第９図は、伝送線路にデータを
送信するためのマイクロプログラムに対応するフ
ローチヤート、第１０図は、データ伝送の合間に
伝送線路の状態を試験するためのマイクロプログ
ラムに対応するフローチヤート、第１１図および
第１２図は、送信機によつて送信されかつ受信機
によつて受信されるデータ読出しマイクロプログ
ラムに対応するフローチヤートを示し、第１３図
は、給電回路P12およびP13を図解するものであ
る。 主な参照番号、Ｍ１…ケース、Ｍ３…担体、Ｍ
２…スロツト、Ｍ４，Ｐ５…キーボード、Ｔ，Ｅ
…キー、Ｍ４…デイスプレイ、Ｍ７…基本印刷回
路、Ｍ６…接続ブロツク、Ｍ８…マイクロプロセ
ツサ、Ａ６，Ａ７，Ａ８…入／出力ゲート、Ｐ４
…デイスプレイ、Ａ９…双方向入／出力ゲート、
Ｐ１２，Ｐ１３…給電回路、１４…直接作動部、
Ｐ１…マイクロプロセツサ、１…マイクロプロセ
ツサ、３…ラツチ回路、４…タイマカウンタ、５
…ステータスレジスタ、６…制御装置、７…入／
出力ゲート回路、７bis…読出し専用メモリ、８，
９…三状態増幅器、Ｒ７，Ｒ８…レジスタ、１
０，１１…制御ゲート。

Claims (1)

  1. 【特許請求の範囲】 １ 手動によるデータ入力のためのキーボードお
    よびデイスプレイを備えたケースを含んでいる、
    計算またはデータ処理のための携帯用装置であつ
    て、 前記ケース内に配置された第１のマイクロプロ
    セツサおよび第１のメモリを含んでおり、第１の
    組の所定のデータ処理操作を逐行するために、前
    記キーボードおよび前記デイスプレイに結合され
    ている第１の処理手段と、 前記第１の処理手段に対して開路可能に電気的
    に接続される着脱可能な担体にして、第２の組の
    所定のデータ処理操作を逐行するための第２のマ
    イクロプロセツサおよび第２のメモリを有する第
    ２の処理手段を具備している着脱可能な担体を、
    その中に受け入れるためのスロツトと、 前記第１の処理手段と前記第２の処理手段とを
    接続する単一の導体上での信号の変化により、前
    記第１の処理手段と前記第２の処理手段との間に
    おいてシリアル・ビツト形式でメツセージを双方
    向に伝送するための手段を備えており、 前記第１および第２のメモリは、双方向性の通
    信を実行し且つ前記第１および第２の組のデータ
    処理操作を実行するように前記第１および第２の
    マイクロプロセツサを制御するためのプログラム
    を格納していることを特徴とする携帯用装置。 ２ 前記着脱可能な担体は、その中に前記第２の
    処理手段を埋め込んでいるカード形式であること
    を特徴とする特許請求の範囲第１項記載の携帯用
    装置。 ３ 前記携帯用装置および前記着脱可能な担体
    は、それぞれに、送信機機能および受信機機能を
    併有していることを特徴とする特許請求の範囲第
    １項記載の携帯用装置。 ４ 前記単一の導体上での前記信号の変化は、論
    理値“１”及び“０”にそれぞれ対応する２つの
    状態に前記単一の導体を選択的に置くことによつ
    て実現され、前記受信機側が、前記単一の導体を
    前記２つの状態の内の予め定めた第１の状態に置
    き且つ維持することにより、前記受信機側が“受
    信可能”状態にあることを前記送信機側に告知す
    ることを特徴とする特許請求の範囲第３項記載の
    携帯用装置。 ５ 前記受信機側は、前記単一の導体の前記２つ
    の状態の内の、前記“受信可能”状態を示す前記
    第１の状態とは異なる第２の状態に前記単一の導
    体に置くことにより、伝送エラーを検出したこと
    を前記送信機に告知することを特徴とする特許請
    求の範囲第２項または第３項記載の携帯用装置。 ６ 前記メツセージは、前記送信機側と前記受信
    機側との間で伝送されるメツセージ開始信号およ
    びコード化されたデータを少なくとも含むことを
    特徴とする特許請求の範囲第３項記載の携帯用装
    置。 ７ 前記着脱可能な担体に含まれている前記第２
    の処理手段は、前記担体に蓄積されているデー
    タ、または、前記装置から到来するデータを処理
    する処理手段であることを特徴とする特許請求の
    範囲第１項記載の携帯用装置。 ８ 前記デイスプレイは、前記第１または第２の
    処理手段によつて計算されまたは処理されたデー
    タを表示するための数字または英数字用デイスプ
    レイ手段であることを特徴とする特許請求の範囲
    第１項記載の携帯用装置。 ９ 前記携帯用装置は、該携帯用装置とは別体に
    設けられた電力供給手段に着脱可能に接続できる
    ことを特徴とする特許請求の範囲第１項記載の携
    帯用装置。 １０ 前記着脱可能な担体に給電するための手段
    を具備していることを特徴とする特許請求の範囲
    第１項記載の携帯用装置。 １１ 前記着脱可能な担体は、不揮発性メモリを
    具備しており、前記携帯用装置は、前記着脱可能
    な担体の前記不揮発性メモリのための書き込み電
    圧を発生するための手段と、所要の期間中、前記
    書き込み電圧を実際に前記不揮発性メモリに供給
    するための手段と、書き込み操作がなされないと
    き前記書込み電圧の供給を阻止する手段とを具備
    していることを特徴とする特許請求の範囲第１項
    記載の携帯用装置。 １２ 前記第２のメモリに蓄積されているプログ
    ラムを前記第１の処理手段が自由にアクセスでき
    るようにするパスワードを、前記着脱可能な担体
    に対して伝送するための手段を具備していること
    を特徴とする特許請求の範囲第１項記載の携帯用
    装置。 １３ 前記第１の処理手段は、前記着脱可能な担
    体のメモリに蓄積されているデータを取り込み、
    前記着脱可能な担体のメモリに蓄積されているデ
    ータに応じた処理を実行することができ、接続さ
    れる着脱可能な担体ごとに異なるデータ処理を実
    行することが可能であることを特徴とする特許請
    求の範囲第１項記載の携帯用装置。 １４ 前記第１の処理手段は、前記着脱可能な担
    体のメモリに蓄積されているプログラムを実行す
    ることができ、接続される着脱可能な担体の前記
    第２の処理手段と協同して、接続される着脱可能
    な担体ごとに異なるデータ処理を実行することが
    可能であることを特徴とする特許請求の範囲第１
    項記載の携帯用装置。 １５ 外部要素または周辺機器に連なるデータ送
    信／受信用の手段が含まれていることを特徴とす
    る特許請求の範囲第１項記載の携帯用装置。
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