JPH0155579B2 - - Google Patents
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- Publication number
- JPH0155579B2 JPH0155579B2 JP58091213A JP9121383A JPH0155579B2 JP H0155579 B2 JPH0155579 B2 JP H0155579B2 JP 58091213 A JP58091213 A JP 58091213A JP 9121383 A JP9121383 A JP 9121383A JP H0155579 B2 JPH0155579 B2 JP H0155579B2
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- wiring conductor
- opening
- semiconductor substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/019—Manufacture or treatment of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Weting (AREA)
- Wire Bonding (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に
半導体装置の配線導体におけるボンデイングパツ
ド部分の保護膜の開口方法に関する。
半導体装置の配線導体におけるボンデイングパツ
ド部分の保護膜の開口方法に関する。
通常、半導体装置のボンデイングパツド
（PAD）開口工程は、半導体基板（ウエハ）の裏
面をラツピング処理後に行つている。
（PAD）開口工程は、半導体基板（ウエハ）の裏
面をラツピング処理後に行つている。
しかしながら、前記パツド開口工程では半導体
基板はすでにラツピング処理を終えているため、
その厚さは薄く軽量となつており、半導体製造装
置において半導体基板を窒素ガス等の気体を用い
て搬送する場合、その搬送がしにくいだけでな
く、半導体基板が薄くなつているため機械的強度
も弱く、搬送中に破損する等の不都合を生じる。
基板はすでにラツピング処理を終えているため、
その厚さは薄く軽量となつており、半導体製造装
置において半導体基板を窒素ガス等の気体を用い
て搬送する場合、その搬送がしにくいだけでな
く、半導体基板が薄くなつているため機械的強度
も弱く、搬送中に破損する等の不都合を生じる。
また、パツド開口（PAD）工程をラツピング
処理の後に行つた場合、ラツピング処理で生じた
切削粉がパツド部分に付着し、ボンデイングの信
頼性を低下させる等の不都合がある。
処理の後に行つた場合、ラツピング処理で生じた
切削粉がパツド部分に付着し、ボンデイングの信
頼性を低下させる等の不都合がある。
この発明は、半導体基板の搬送を容易にすると
ともに、この破損等を防止し、ボンデイングの信
頼性の低下を防止した半導体装置の製造方法の提
供を目的とする。
ともに、この破損等を防止し、ボンデイングの信
頼性の低下を防止した半導体装置の製造方法の提
供を目的とする。
この発明は、半導体基板の表面に配線導体を配
設し、この配線導体の表面を被う第１及び第２の
保護膜を積層して形成した後、第２の保護膜の表
面にフオトレジスト層を形成し、このフオトレジ
スト層及び前記第２の保護膜に前記配線導体を露
出させるための開口を形成し、前記半導体基板の
裏面をラツピング処理した後、第２の保護膜をマ
スクにして前記開口に配線導体のボンデイング部
を露出させたことを特徴とする。
設し、この配線導体の表面を被う第１及び第２の
保護膜を積層して形成した後、第２の保護膜の表
面にフオトレジスト層を形成し、このフオトレジ
スト層及び前記第２の保護膜に前記配線導体を露
出させるための開口を形成し、前記半導体基板の
裏面をラツピング処理した後、第２の保護膜をマ
スクにして前記開口に配線導体のボンデイング部
を露出させたことを特徴とする。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
図はこの発明の半導体装置の製造方法の実施例
を示し、ＡないしＥはその工程を示している。Ａ
に示すように、ウエハ２の表面にアルミニウム層
等からなる配線導体４が形成されている。この配
線導体４の表面には、その表面及びウエハ２の表
面を被う窒化膜（Si3N4）からなる第１の保護膜
６を形成し、この保護膜６の表面にはSiO2層か
らなる酸化膜で第２の保護膜８を形成する。
を示し、ＡないしＥはその工程を示している。Ａ
に示すように、ウエハ２の表面にアルミニウム層
等からなる配線導体４が形成されている。この配
線導体４の表面には、その表面及びウエハ２の表
面を被う窒化膜（Si3N4）からなる第１の保護膜
６を形成し、この保護膜６の表面にはSiO2層か
らなる酸化膜で第２の保護膜８を形成する。
次に、Ｂに示すように、第２の保護膜８の表面
にフオトレジスト層１０を形成し、Ｃに示すよう
に、パツド部分にフオトレジスト層１０及び第２
の保護膜８に及び開口１２を形成する。そして、
Ｃに破線１４で示すように、ウエハ２の裏面をラ
ツピング処理をする。
にフオトレジスト層１０を形成し、Ｃに示すよう
に、パツド部分にフオトレジスト層１０及び第２
の保護膜８に及び開口１２を形成する。そして、
Ｃに破線１４で示すように、ウエハ２の裏面をラ
ツピング処理をする。
次に、Ｅに示すように、第２の保護膜８をマス
クにして第１の保護膜６にエツチング処理をし、
開口１２に配線導体４を露出させる。
クにして第１の保護膜６にエツチング処理をし、
開口１２に配線導体４を露出させる。
このような処理工程によれば、フオトレジスト
工程をラツピング処理の前に行つても、パツド部
分の開口処理はラツピング処理後に行うことがで
きるため、ウエハ２の破損等を防止でき、半導体
基板の搬送が容易になり、しかも配線導体２のボ
ンデイングパツド部の汚染が防止でき、ボンデイ
ングの信頼性の低下を防止できる。
工程をラツピング処理の前に行つても、パツド部
分の開口処理はラツピング処理後に行うことがで
きるため、ウエハ２の破損等を防止でき、半導体
基板の搬送が容易になり、しかも配線導体２のボ
ンデイングパツド部の汚染が防止でき、ボンデイ
ングの信頼性の低下を防止できる。
以上説明したようにこの発明によれば、半導体
基板の搬送が容易になるとともに、その破損等が
防止でき、ボンデイングの信頼性を高めることが
できる。
基板の搬送が容易になるとともに、その破損等が
防止でき、ボンデイングの信頼性を高めることが
できる。
第１図はこの発明の半導体装置の製造方法の実
施例を示す説明図である。 ２……半導体基板、４……配線導体、６……第
１の保護膜、８……第２の保護膜、１０……フオ
トレジスト層、１２……開口。
施例を示す説明図である。 ２……半導体基板、４……配線導体、６……第
１の保護膜、８……第２の保護膜、１０……フオ
トレジスト層、１２……開口。
Claims (1)
- １ 半導体基板の表面に配線導体を配設し、この
配線導体の表面を被う第１及び第２の保護膜を積
層して形成した後、第２の保護膜の表面にフオト
レジスト層を形成し、このフオトレジスト層及び
前記第２の保護膜に前記配線導体を露出させるた
めの開口を形成し、前記半導体基板の裏面をラツ
ピング処理した後、第２の保護膜をマスクにして
前記開口に配線導体のボンデイング部を露出させ
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091213A JPS59229829A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091213A JPS59229829A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229829A JPS59229829A (ja) | 1984-12-24 |
| JPH0155579B2 true JPH0155579B2 (ja) | 1989-11-27 |
Family
ID=14020139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091213A Granted JPS59229829A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229829A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664924B2 (ja) * | 1988-03-08 | 1997-10-22 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US5376574A (en) * | 1993-07-30 | 1994-12-27 | Texas Instruments Incorporated | Capped modular microwave integrated circuit and method of making same |
| JP4994757B2 (ja) | 2006-09-15 | 2012-08-08 | 三菱電機株式会社 | 半導体装置の製造方法、半導体ウエハおよび半導体装置 |
-
1983
- 1983-05-23 JP JP58091213A patent/JPS59229829A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229829A (ja) | 1984-12-24 |
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