JPH0155732B2 - - Google Patents
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- JPH0155732B2 JPH0155732B2 JP22525082A JP22525082A JPH0155732B2 JP H0155732 B2 JPH0155732 B2 JP H0155732B2 JP 22525082 A JP22525082 A JP 22525082A JP 22525082 A JP22525082 A JP 22525082A JP H0155732 B2 JPH0155732 B2 JP H0155732B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- terminal
- pull
- ceramic substrate
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000000919 ceramic Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Landscapes
- Rotary Switch, Piano Key Switch, And Lever Switch (AREA)
Description
【発明の詳細な説明】
この出願の発明はDIP・ロータリ・コードスイ
ツチに関するものである。
ツチに関するものである。
先づ従来より使用されているこの種のスイツチ
を添付図面を参照して説明する。第１図乃至第３
図は従来例のこの種のスイツチ外部形状を図示す
るもので、ハウジングａ内にロータｂがデイスク
（図示せず）を介してベースｄ上を回転自在に配
設される。前記ベースより一本の共通端子ｃ（コ
モン端子という）と四本の端子ｅが突設する。
を添付図面を参照して説明する。第１図乃至第３
図は従来例のこの種のスイツチ外部形状を図示す
るもので、ハウジングａ内にロータｂがデイスク
（図示せず）を介してベースｄ上を回転自在に配
設される。前記ベースより一本の共通端子ｃ（コ
モン端子という）と四本の端子ｅが突設する。
この種のロータリ・コードスイツチの目的は、
デイスクと共にロータｂを回動し所定の位置に設
定することにより、例えば４ビツトのデジタル信
号を取出すことである。これがため第４図に図示
のように、スイツチS1，S2，S3，S4がロータｂの
各々のポジシヨンに対し適宜にON、OFFによる
通電不通電をなして16種類のコード出力を得る様
構成されている。
デイスクと共にロータｂを回動し所定の位置に設
定することにより、例えば４ビツトのデジタル信
号を取出すことである。これがため第４図に図示
のように、スイツチS1，S2，S3，S4がロータｂの
各々のポジシヨンに対し適宜にON、OFFによる
通電不通電をなして16種類のコード出力を得る様
構成されている。
然し乍らこの種のロータリ・コードスイツチに
おいては、配線上煩瑣複雑な構成となり製作上面
倒である等の欠陥が生じた。これらの配線構成を
示すための一例として第５図を提示する。図示の
IC論理回路においては、スレツシヨルドレベル
を十分に保証するために各信号ラインを抵抗
（Ｒ）で電源ライン（Vcc）に接続する。この方
式をプルアツプと言い、この抵抗をプルアツプ抵
抗と言う。又論理によつては、スイツチのコモン
端子ｃを電源ライン（Vcc）に接続し、抵抗をグ
ランド（Ｇ）に落すこともできる。この方式をプ
ルダウンと言う。前記のプルアツプ方式にしても
亦プルダウン方式を採用するにしても、スイツチ
１個に対し複数本の抵抗が必要である。従つてプ
リントパターンの設計は当然複雑且面倒となる。
おいては、配線上煩瑣複雑な構成となり製作上面
倒である等の欠陥が生じた。これらの配線構成を
示すための一例として第５図を提示する。図示の
IC論理回路においては、スレツシヨルドレベル
を十分に保証するために各信号ラインを抵抗
（Ｒ）で電源ライン（Vcc）に接続する。この方
式をプルアツプと言い、この抵抗をプルアツプ抵
抗と言う。又論理によつては、スイツチのコモン
端子ｃを電源ライン（Vcc）に接続し、抵抗をグ
ランド（Ｇ）に落すこともできる。この方式をプ
ルダウンと言う。前記のプルアツプ方式にしても
亦プルダウン方式を採用するにしても、スイツチ
１個に対し複数本の抵抗が必要である。従つてプ
リントパターンの設計は当然複雑且面倒となる。
次に同様な第二使用例として、第６図を提示す
る。この使用例においては、ロータリ・コードス
イツチを複数個並べて１、10、100……の桁とし
てアドレス設定等に用いられる場合である。アド
レス番号を読みとるためには、デコーダｆからの
共通ラインにスイツチの端子を接続し、順次各ス
イツチのコモン端子ｃをグランドダウンして読み
とるものである。そのためには前記第１使用例で
説明したプルアツプ抵抗の外に、各スイツチ毎に
４個のダイオードを必要とする。例えば１位のス
イツチｇが２を表わし、又10位のスイツチｈが６
を表わしている場合にあつても、１位を読み取る
ために１位スイツチｇのコモン端子ｃをグランド
に落すと１、２、４、８の信号ラインのうち２の
みがＬレベルになるはずであるが、10位のスイツ
チｈのスイツチの中では２、４が10位のスイツチ
ｈのコモン端子ｃを介して接続しているため、ダ
イオードが存在しない場合には、４の信号ライン
もＬレベルに落ちて、１位の桁は６として扱われ
てしまうことになる。そこで前記構成のコードス
イツチをフアクシミリ等で電話番号の設定用とし
て採用しようとすれば、通常この種のコードスイ
ツチが10個も必要であると共にこれらのスイツチ
の周囲に40本の抵抗と同数のダイオードを用いね
ばならない。そのため使用するプリント基板の設
計は複雑困難を極めるばかりかプリント基板面積
も大となり且組立てコストも増大する等の欠陥が
あつた。
る。この使用例においては、ロータリ・コードス
イツチを複数個並べて１、10、100……の桁とし
てアドレス設定等に用いられる場合である。アド
レス番号を読みとるためには、デコーダｆからの
共通ラインにスイツチの端子を接続し、順次各ス
イツチのコモン端子ｃをグランドダウンして読み
とるものである。そのためには前記第１使用例で
説明したプルアツプ抵抗の外に、各スイツチ毎に
４個のダイオードを必要とする。例えば１位のス
イツチｇが２を表わし、又10位のスイツチｈが６
を表わしている場合にあつても、１位を読み取る
ために１位スイツチｇのコモン端子ｃをグランド
に落すと１、２、４、８の信号ラインのうち２の
みがＬレベルになるはずであるが、10位のスイツ
チｈのスイツチの中では２、４が10位のスイツチ
ｈのコモン端子ｃを介して接続しているため、ダ
イオードが存在しない場合には、４の信号ライン
もＬレベルに落ちて、１位の桁は６として扱われ
てしまうことになる。そこで前記構成のコードス
イツチをフアクシミリ等で電話番号の設定用とし
て採用しようとすれば、通常この種のコードスイ
ツチが10個も必要であると共にこれらのスイツチ
の周囲に40本の抵抗と同数のダイオードを用いね
ばならない。そのため使用するプリント基板の設
計は複雑困難を極めるばかりかプリント基板面積
も大となり且組立てコストも増大する等の欠陥が
あつた。
本発明は前記従来例の各種の欠陥を克服するこ
とを目的とするもので、その要旨は一本のコモン
端子と複数本の出力端子を具えたDIP・ロータ
リ・コードスイツチに別にプルアツプ端子を設け
ると共に前記プルアツプ端子と前記出力端子群と
の間に出力端子数と同数の抵抗体を配線してなる
ものである。
とを目的とするもので、その要旨は一本のコモン
端子と複数本の出力端子を具えたDIP・ロータ
リ・コードスイツチに別にプルアツプ端子を設け
ると共に前記プルアツプ端子と前記出力端子群と
の間に出力端子数と同数の抵抗体を配線してなる
ものである。
そこで明細書の添付図面を参照して、本発明の
実施例を説明する。
実施例を説明する。
第７図乃至第９図において、ハウジング１０内
にロータ１２がデイスク（図示せず）を介してベ
ース上面を回動自在に収容される。ベース１４に
は、コモン端子１６、プルアツプ端子１８並に複
数個の端子２０が装着される。符号２２は後述す
るようにロータ１２の上面に刻設した回動用スリ
ツトである。第１０図において、ハウジング１０
内には外側にクリツクばね部２４を、又下面にベ
ース１４の中心突起部２６に嵌合可能な孔部２８
を具えたロータ１２が収容される。符号１５はハ
ウジング１０とロータ１２との間を密閉するため
に両部材間に嵌挿されたＯリングである。
にロータ１２がデイスク（図示せず）を介してベ
ース上面を回動自在に収容される。ベース１４に
は、コモン端子１６、プルアツプ端子１８並に複
数個の端子２０が装着される。符号２２は後述す
るようにロータ１２の上面に刻設した回動用スリ
ツトである。第１０図において、ハウジング１０
内には外側にクリツクばね部２４を、又下面にベ
ース１４の中心突起部２６に嵌合可能な孔部２８
を具えたロータ１２が収容される。符号１５はハ
ウジング１０とロータ１２との間を密閉するため
に両部材間に嵌挿されたＯリングである。
ハウジング１０に嵌着されたベース１４には、
セラミツク基板３０が埋め込まれその上面には後
述する導体４６ａ，４６ｂ，４６ｃ，４６ｄ，４
６ｅが、又その下面には後述するように複数の抵
抗体５０並に導体群が配設される。又セラミツク
基板３０の上面に到達するようにベース１４に穿
設した複数の角状溝孔３４には接点部３６ａ，３
６ｂ，３６ｃ，３６ｄ，３６ｅが収容される。前
記ロータ１２の下面に設けた突起部（図示せず）
はデイスク３８上面に穿設した対向穴部（図示せ
ず）に嵌合する。従つて前記デイスク３８の中心
部はベース突起部２６に嵌挿され、ロータ１２の
回動に伴つてベース上面を回動自在である。
セラミツク基板３０が埋め込まれその上面には後
述する導体４６ａ，４６ｂ，４６ｃ，４６ｄ，４
６ｅが、又その下面には後述するように複数の抵
抗体５０並に導体群が配設される。又セラミツク
基板３０の上面に到達するようにベース１４に穿
設した複数の角状溝孔３４には接点部３６ａ，３
６ｂ，３６ｃ，３６ｄ，３６ｅが収容される。前
記ロータ１２の下面に設けた突起部（図示せず）
はデイスク３８上面に穿設した対向穴部（図示せ
ず）に嵌合する。従つて前記デイスク３８の中心
部はベース突起部２６に嵌挿され、ロータ１２の
回動に伴つてベース上面を回動自在である。
デイスクの下面は適宜のパターンを設けたプリ
ント板を形成し（図示せず）前記ロータの回動に
伴い、前記パターンの所定個所が、接点部３６と
の接触状況に応じて、スイツチに通電、不通電作
用をもたらすように構成する。
ント板を形成し（図示せず）前記ロータの回動に
伴い、前記パターンの所定個所が、接点部３６と
の接触状況に応じて、スイツチに通電、不通電作
用をもたらすように構成する。
ベース１４の構成について更に詳説する。第１
１図は、端子群１６，１８，２０を一枚の板状体
より打抜き各端子が板状体の縁片４０で連設され
ている状態のまゝベース１４を合成樹脂等を用い
てインサート成形した上面図を図示するもので、
前記縁片４０をＸ−Ｘ及びＹ−Ｙの線で切り落し
て所望の端子群を形成して後ベース１４端部に設
けた段部４２でそれぞれ所定方向に折曲する。
１図は、端子群１６，１８，２０を一枚の板状体
より打抜き各端子が板状体の縁片４０で連設され
ている状態のまゝベース１４を合成樹脂等を用い
てインサート成形した上面図を図示するもので、
前記縁片４０をＸ−Ｘ及びＹ−Ｙの線で切り落し
て所望の端子群を形成して後ベース１４端部に設
けた段部４２でそれぞれ所定方向に折曲する。
前記コモン端子１６、プルアツプ端子１８、端
子群２０は、それぞれ前記セラミツク基板３０の
両側に装着されるが、その一方法として、前記端
子の端部に設けた二又部４４により、セラミツク
基板３０の両側を挾持してもよい。
子群２０は、それぞれ前記セラミツク基板３０の
両側に装着されるが、その一方法として、前記端
子の端部に設けた二又部４４により、セラミツク
基板３０の両側を挾持してもよい。
第１３図はセラミツク基板３０の上面図で、五
個の角状導体４６ａ，４６ｂ，４６ｃ，４６ｄ，
４６ｅが配設されるが、これらの導体は導電ペー
ストを印刷後焼成すればよい。前記角状導体４６
ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅはそれぞれ
接点部３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ
に接触する。
個の角状導体４６ａ，４６ｂ，４６ｃ，４６ｄ，
４６ｅが配設されるが、これらの導体は導電ペー
ストを印刷後焼成すればよい。前記角状導体４６
ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅはそれぞれ
接点部３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ
に接触する。
符号４８は貫通孔で導電ペースト等を用いてセ
ラミツク基板下面の導体部材と電気的に接続され
る。
ラミツク基板下面の導体部材と電気的に接続され
る。
第１４図はセラミツク基板の底面を図示するも
ので、導体は四つのグループ４７ａ，４７ｂ，４
７ｃ，４７ｄに区分する。又符号５０は抵抗体群
４個よりなる。これらの抵抗体群５０はそれぞれ
導体４７ｃと導体４７ｂとを連結する。これらの
導体群及び抵抗体群はそれぞれペーストを印刷後
焼成したものである。又これら部材は図示のよう
に、それぞれ関係の端子にハンダ付けにより連結
される。
ので、導体は四つのグループ４７ａ，４７ｂ，４
７ｃ，４７ｄに区分する。又符号５０は抵抗体群
４個よりなる。これらの抵抗体群５０はそれぞれ
導体４７ｃと導体４７ｂとを連結する。これらの
導体群及び抵抗体群はそれぞれペーストを印刷後
焼成したものである。又これら部材は図示のよう
に、それぞれ関係の端子にハンダ付けにより連結
される。
前記のようにセラミツク基板３０に導体其他関
係部材を組付けて後これを合成樹脂等によるイン
サート成形をなし、しかる後縁部４０をＸ−Ｘ，
Ｙ−Ｙの線で切り落し、各端子を段部４２で折曲
垂下させることにより本発明のDIP・ロータリ・
コードスイツチが完成する。又このスイツチの回
路は第１５図に図示の通りである。すなわち、１
本のコモン端子１６と複数の出力端子２０を具え
別にプルアツプ端子１８を設け、前記プルアツプ
端子１８と複数の出力端子２０との間に出力端子
数と同数の抵抗体を配設する。ロータ１２のスリ
ツト２２にドライバを挿入して所定方向に所定角
度回動させることにより、ばね部２４がロータ内
側をクリツク音を発生し、デイスク３８と共にベ
ース１４上面を摺動し、デイスクのパターンが適
宜の接点部３６ａ…３６ｅに接触したり接触しな
かつたりして通電、不通電となりスイツチの作動
が行われる。
係部材を組付けて後これを合成樹脂等によるイン
サート成形をなし、しかる後縁部４０をＸ−Ｘ，
Ｙ−Ｙの線で切り落し、各端子を段部４２で折曲
垂下させることにより本発明のDIP・ロータリ・
コードスイツチが完成する。又このスイツチの回
路は第１５図に図示の通りである。すなわち、１
本のコモン端子１６と複数の出力端子２０を具え
別にプルアツプ端子１８を設け、前記プルアツプ
端子１８と複数の出力端子２０との間に出力端子
数と同数の抵抗体を配設する。ロータ１２のスリ
ツト２２にドライバを挿入して所定方向に所定角
度回動させることにより、ばね部２４がロータ内
側をクリツク音を発生し、デイスク３８と共にベ
ース１４上面を摺動し、デイスクのパターンが適
宜の接点部３６ａ…３６ｅに接触したり接触しな
かつたりして通電、不通電となりスイツチの作動
が行われる。
本発明に係るスイツチの構造並に回路は極めて
簡単であり、複雑な設計を必要とせず使用基板の
面積も小さく、各種小型電気機器に採用できる等
の効果がある。
簡単であり、複雑な設計を必要とせず使用基板の
面積も小さく、各種小型電気機器に採用できる等
の効果がある。
添付第１図乃至第６図は従来例のDIP・ロータ
リ・コードスイツチを図示する。第１図は従来例
のDIP・ロータリ・コードスイツチの平面図。第
２図は第１図の側面図。第３図は第１図の底面
図。第４図、第５図、第６図は従来例のDIP・ロ
ータリ・コードスイツチの回路図。第７図乃至第
１５図は本発明に係るDIP・ロータリ・コードス
イツチの一実施例を図示する。第７図は本発明に
係るDIP・ロータリ・コードスイツチの平面図。
第８図は第７図の側面図。第９図は第１図の底面
図。第１０図は第７図のＡ−Ａに沿つた断面図。
第１１図はセラミツク基板にインサート成形を施
した縁部を切断しない前の平面図。第１２図はＢ
−Ｂの線に沿つた断面図。第１３図はセラミツク
基板の表面でベースにインサート成形前の状態を
図示する平面図。第１４図は第１３図の底面図。
第１５図は本発明に係るスイツチの回路図。 １６……コモン端子、１８……プルアツプ端
子、２０……端子群、３０……セラミツク基板、
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ……接
点部、３８……デイスク、４６ａ，４６ｂ，４６
ｃ，４６ｄ，４６ｅ……導体（セラミツク基板上
面）、４７ａ，４７ｂ，４７ｃ，４７ｄ……導体
（セラミツク基板裏面）、５０……抵抗体。
リ・コードスイツチを図示する。第１図は従来例
のDIP・ロータリ・コードスイツチの平面図。第
２図は第１図の側面図。第３図は第１図の底面
図。第４図、第５図、第６図は従来例のDIP・ロ
ータリ・コードスイツチの回路図。第７図乃至第
１５図は本発明に係るDIP・ロータリ・コードス
イツチの一実施例を図示する。第７図は本発明に
係るDIP・ロータリ・コードスイツチの平面図。
第８図は第７図の側面図。第９図は第１図の底面
図。第１０図は第７図のＡ−Ａに沿つた断面図。
第１１図はセラミツク基板にインサート成形を施
した縁部を切断しない前の平面図。第１２図はＢ
−Ｂの線に沿つた断面図。第１３図はセラミツク
基板の表面でベースにインサート成形前の状態を
図示する平面図。第１４図は第１３図の底面図。
第１５図は本発明に係るスイツチの回路図。 １６……コモン端子、１８……プルアツプ端
子、２０……端子群、３０……セラミツク基板、
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ……接
点部、３８……デイスク、４６ａ，４６ｂ，４６
ｃ，４６ｄ，４６ｅ……導体（セラミツク基板上
面）、４７ａ，４７ｂ，４７ｃ，４７ｄ……導体
（セラミツク基板裏面）、５０……抵抗体。
Claims (1)
- 【特許請求の範囲】 １ １個のコモン端子と複数の出力端子を具えた
DIP・ロータリ・コードスイツチにおいて、別に
プルアツプ端子を設け、前記プルアツプ端子と前
記出力端子群との間に出力端子数と同数の抵抗体
を配線してなる構成を内部に収容したDIP・ロー
タリ・コードスイツチ。 ２ 端子、導体、抵抗体等を配設したセラミツク
基板をベース内にサンドウイツチしてなる特許請
求の範囲第１項に記載のDIP・ロータリ・コード
スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22525082A JPS59117025A (ja) | 1982-12-22 | 1982-12-22 | Ｄｉｐ・ロ−タリ・コ−ドスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22525082A JPS59117025A (ja) | 1982-12-22 | 1982-12-22 | Ｄｉｐ・ロ−タリ・コ−ドスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117025A JPS59117025A (ja) | 1984-07-06 |
| JPH0155732B2 true JPH0155732B2 (ja) | 1989-11-27 |
Family
ID=16826356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22525082A Granted JPS59117025A (ja) | 1982-12-22 | 1982-12-22 | Ｄｉｐ・ロ−タリ・コ−ドスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117025A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6511842B2 (ja) * | 2015-02-10 | 2019-05-15 | Tdk株式会社 | 定電圧直流電源装置 |
-
1982
- 1982-12-22 JP JP22525082A patent/JPS59117025A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117025A (ja) | 1984-07-06 |
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