JPS643408B2 - - Google Patents
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- JPS643408B2 JPS643408B2 JP14858183A JP14858183A JPS643408B2 JP S643408 B2 JPS643408 B2 JP S643408B2 JP 14858183 A JP14858183 A JP 14858183A JP 14858183 A JP14858183 A JP 14858183A JP S643408 B2 JPS643408 B2 JP S643408B2
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Description
【発明の詳細な説明】
本発明は、ｎ個のA1，A2……Aoを入力信号と
し、それらから、 B1＝A1・A2……Ao-1・Ao、 B2＝A1・A2……Ao-1・o、 B3＝A1・A2……Ao-2・o-1・Ao、 B4＝A1・A2……Ao-2・o-1・o、 〓 Ba-1＝1・2……o-1・Ao、 Ba＝1・2……o-1・o の論理積（但し、ａ＝2nを表わし、またi（ｉ
＝１，２……ａ）は、Aiの否定論理を表わす）で
表わされるａ個のB1，B2，B3，B4……Ba-1，Ba
を出力信号として出力出力する、ジヨセフソン素
子を用いて構成されたジヨセフソンデコード回路
の改良に関する。
し、それらから、 B1＝A1・A2……Ao-1・Ao、 B2＝A1・A2……Ao-1・o、 B3＝A1・A2……Ao-2・o-1・Ao、 B4＝A1・A2……Ao-2・o-1・o、 〓 Ba-1＝1・2……o-1・Ao、 Ba＝1・2……o-1・o の論理積（但し、ａ＝2nを表わし、またi（ｉ
＝１，２……ａ）は、Aiの否定論理を表わす）で
表わされるａ個のB1，B2，B3，B4……Ba-1，Ba
を出力信号として出力出力する、ジヨセフソン素
子を用いて構成されたジヨセフソンデコード回路
の改良に関する。
従来、第１図を伴なつて次に述べるジヨセフソ
ンデコード回路が提案されている。ただし、簡単
のため、ｎ＝３、従つてａ＝23＝８の場合で述べ
る。
ンデコード回路が提案されている。ただし、簡単
のため、ｎ＝３、従つてａ＝23＝８の場合で述べ
る。
すなわち、A1を入力信号として、それから、
A1及び1で表される信号を出力する相補性信号
発生回路A1と、A2を入力信号として、それから、
A2及び2で表される信号を出力する相補性信号
発生回路Q2と、A3を入力信号として、それから、
A3及び3で表される信号を出力する相補性信号
発生回路Q3とを有する。
A1及び1で表される信号を出力する相補性信号
発生回路A1と、A2を入力信号として、それから、
A2及び2で表される信号を出力する相補性信号
発生回路Q2と、A3を入力信号として、それから、
A3及び3で表される信号を出力する相補性信号
発生回路Q3とを有する。
この場合、相補性信号発生回路Q1，Q2及びQ3
のそれぞれは、ジヨセフソン素子を用いて構成さ
れている。
のそれぞれは、ジヨセフソン素子を用いて構成さ
れている。
また、ジヨセフソン素子E12，E34，E56及びE78
を有する。
を有する。
そして、ジヨセフソン素子E12及びE34の制御線
が直列に接続されて、それらに、相補性信号発生
回路Q1からのA1で表わされる信号が供給される
ように構成されている。
が直列に接続されて、それらに、相補性信号発生
回路Q1からのA1で表わされる信号が供給される
ように構成されている。
また、ジヨセフソン素子E56及びE78の制御線が
直列に接続されて、それらに、相補性信号発生回
路Q1からの1で表わされる信号が供給されるよ
うに構成されている。
直列に接続されて、それらに、相補性信号発生回
路Q1からの1で表わされる信号が供給されるよ
うに構成されている。
さらに、ジヨセフソン素子E12及びE56の接合が
直列に接続されて、それらに、相補性信号発生回
路Q2からのA2で表わされる信号が供給されるよ
うに構成されている。
直列に接続されて、それらに、相補性信号発生回
路Q2からのA2で表わされる信号が供給されるよ
うに構成されている。
また、ジヨセフソン素子E34及びE78の接合が直
列に接続されて、それらに、相補性信号発生回路
Q2からの2で表わされる信号が供給されるよう
に構成されている。
列に接続されて、それらに、相補性信号発生回路
Q2からの2で表わされる信号が供給されるよう
に構成されている。
さらに、ジヨセフソンE1，E2……E8を有する。
そして、ジヨセフソン素子E1及びE2の制御線
が、直列に接続されて、ジヨセフソン素子E12の
接合の両端に、抵抗Ｒ１２を介して接続され、ま
た、ジヨセフソン素子E3及びE4の制御線が、直
列に接続されて、ジヨセフソン素子E34の接合の
両端に、抵抗Ｒ３４を介して接続されている。
が、直列に接続されて、ジヨセフソン素子E12の
接合の両端に、抵抗Ｒ１２を介して接続され、ま
た、ジヨセフソン素子E3及びE4の制御線が、直
列に接続されて、ジヨセフソン素子E34の接合の
両端に、抵抗Ｒ３４を介して接続されている。
さらに、ジヨセフソン素子E5及びE6の制御線
が、直列に接続されて、ジヨセフソン素子E56の
制御線の接合の両端に、抵抗R56を介して接続さ
れ、また、ジヨセフソン素子E7及びE8の制御線
が、直列に接続されて、ジヨセフソン素子E78の
接合の両端に、抵抗R78を介して接続されてい
る。
が、直列に接続されて、ジヨセフソン素子E56の
制御線の接合の両端に、抵抗R56を介して接続さ
れ、また、ジヨセフソン素子E7及びE8の制御線
が、直列に接続されて、ジヨセフソン素子E78の
接合の両端に、抵抗R78を介して接続されてい
る。
また、ジヨセフソン素子E1，E3，E5及びE7が、
直列に接続されて、それらに、相補性信号発生回
路Q3からのA3で表わされる信号が供給されるよ
うに構成されている。
直列に接続されて、それらに、相補性信号発生回
路Q3からのA3で表わされる信号が供給されるよ
うに構成されている。
さらに、ジヨセフソン素子E2，E4，E6及びE8
が、直列に接続されて、それらに、相補性信号発
生回路Q3からの3で表わされる信号が供給され
るように構成されている。
が、直列に接続されて、それらに、相補性信号発
生回路Q3からの3で表わされる信号が供給され
るように構成されている。
また、ジヨセフソン素子E1，E2……E8の接合
の両端が、それぞれ抵抗R1，R2……R8を介して、
負荷M1，M2……M8に接続されている。
の両端が、それぞれ抵抗R1，R2……R8を介して、
負荷M1，M2……M8に接続されている。
以上が、従来提案されているジヨセフソンデコ
ード回路の構成である。
ード回路の構成である。
このような構成を有するジヨセフソンデコード
回路によれば、相補性信号発生回路Q1，Q2及び
Q3に供給されるｎ（＝３）個のA1・A2及びA3の
入力信号から、 B1＝A1・A2・A3 B2＝A1・A2・3 B3＝A1・2・A3 B4＝A1・2・3 B5＝1・A2・A3 B6＝1・A2・3 B7＝1・2・A3 B8＝1・2・3 の論理積で表わされるａ（＝23＝８）個のB1，B2
……B8の信号を、それぞれ負荷M1，M2，M3，
M4，M5，M6，M7及びM8に、出力信号として供
給することができる。
回路によれば、相補性信号発生回路Q1，Q2及び
Q3に供給されるｎ（＝３）個のA1・A2及びA3の
入力信号から、 B1＝A1・A2・A3 B2＝A1・A2・3 B3＝A1・2・A3 B4＝A1・2・3 B5＝1・A2・A3 B6＝1・A2・3 B7＝1・2・A3 B8＝1・2・3 の論理積で表わされるａ（＝23＝８）個のB1，B2
……B8の信号を、それぞれ負荷M1，M2，M3，
M4，M5，M6，M7及びM8に、出力信号として供
給することができる。
いま、その動作を、負荷M1に、B1の出力信号
が供給される場合で例示して述べれば、次のとお
りである。
が供給される場合で例示して述べれば、次のとお
りである。
すなわち、相補性信号発生回路Q1及びQ2から
得られるA1及びA2で表わされる信号にもとずき、
ジヨセフソン素子E12の接合が、有電圧状態から
零電圧状態に転移することで、ジヨセフソン素子
E12の接合の両端から、A1・A2で表される論理積
出力が得られ、そして、その論理積出力A1・A2
と、相補性信号発生回路Q3から得られるA3で表
わされる信号とにもとづき、ジヨセフソン素子
E1の接合が、零電圧状態から有電圧状態に転移
することで、ジヨセフソン素子E1の両端から、
B1＝A1・A2・A3で表されるB1の論理積出力が得
られ、そして、それが、負荷M1に供給される、
という動作によつて、負荷M1に、B1＝A1・A2・
A3で表わされるB1の出力信号を供給することが
できる。
得られるA1及びA2で表わされる信号にもとずき、
ジヨセフソン素子E12の接合が、有電圧状態から
零電圧状態に転移することで、ジヨセフソン素子
E12の接合の両端から、A1・A2で表される論理積
出力が得られ、そして、その論理積出力A1・A2
と、相補性信号発生回路Q3から得られるA3で表
わされる信号とにもとづき、ジヨセフソン素子
E1の接合が、零電圧状態から有電圧状態に転移
することで、ジヨセフソン素子E1の両端から、
B1＝A1・A2・A3で表されるB1の論理積出力が得
られ、そして、それが、負荷M1に供給される、
という動作によつて、負荷M1に、B1＝A1・A2・
A3で表わされるB1の出力信号を供給することが
できる。
しかしながら、第１図に示す従来のジヨセフソ
ンデコード回路の場合、ジヨセフソン素子E12，
E34，E56及びE78から構成されている段と、ジヨ
セフソン素子E1，E2……E8から構成されている
段とが継続接続されている構成を有するので、ジ
ヨセフソンデコード回路の構成が全体として複雑
大型化するとともに、段間の配線のインダクタン
スのために、高速動作しないなどの欠点を有して
いた。
ンデコード回路の場合、ジヨセフソン素子E12，
E34，E56及びE78から構成されている段と、ジヨ
セフソン素子E1，E2……E8から構成されている
段とが継続接続されている構成を有するので、ジ
ヨセフソンデコード回路の構成が全体として複雑
大型化するとともに、段間の配線のインダクタン
スのために、高速動作しないなどの欠点を有して
いた。
よつて、本発明は、上述した欠点のない新規な
ジヨセフソンデコード回路を提案せんとするもの
で、第２図を伴なつて詳述するところから明らか
となるであろう。
ジヨセフソンデコード回路を提案せんとするもの
で、第２図を伴なつて詳述するところから明らか
となるであろう。
第２図は、本発明によるジヨセフソンデコード
回路の一例を示し、次に述べる構成を有する。
回路の一例を示し、次に述べる構成を有する。
すなわち、
A1を入力信号として、それから、A1及び1で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q1と、 A2を入力信号として、それから、A2及び2で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q2と、 〓 Aoを入力信号として、それから、Ao及びoで
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Qoとを有す
る。
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q1と、 A2を入力信号として、それから、A2及び2で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q2と、 〓 Aoを入力信号として、それから、Ao及びoで
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Qoとを有す
る。
また、
相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-1及びoで表される信号を入力
として、それらの論理和出力（1＋2……＋
ｏ−１＋o）を、論理和出力C1として出力する、ジ
ヨセフソン素子を用いて構成された論理和回路S1
と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-1及びAoで表される信号を入力
として、それらの論理和出力（1＋2……o-
１＋Ao）を、論理和出力C2として出力する、ジヨ
セフソン素子を用いて構成された論理和回路S2
と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1，oで表される信号を
入力として、それらの論理和出力（1＋2……
＋o-2＋Ao-1＋o）を、論理和出力C3として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S3と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1及びAoで表される信号
を入力として、それらの論理和出力（1＋2…
…o-2＋Ao-1＋Ao）を、論理和出力C4として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S4と、 〓 相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ａo）を、論理和出力Ca-1（ただし、ａ＝2n）とし
て出力する、ジヨセフソン素子を用いて構成され
た論理和回路Sa-1と、 相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びAoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ao）を、論理和出力Caとして出力する、ジヨセ
フソン素子を用いて構成された論理和回路Saとを
有する。
Ａ1，2……o-1及びoで表される信号を入力
として、それらの論理和出力（1＋2……＋
ｏ−１＋o）を、論理和出力C1として出力する、ジ
ヨセフソン素子を用いて構成された論理和回路S1
と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-1及びAoで表される信号を入力
として、それらの論理和出力（1＋2……o-
１＋Ao）を、論理和出力C2として出力する、ジヨ
セフソン素子を用いて構成された論理和回路S2
と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1，oで表される信号を
入力として、それらの論理和出力（1＋2……
＋o-2＋Ao-1＋o）を、論理和出力C3として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S3と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1及びAoで表される信号
を入力として、それらの論理和出力（1＋2…
…o-2＋Ao-1＋Ao）を、論理和出力C4として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S4と、 〓 相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ａo）を、論理和出力Ca-1（ただし、ａ＝2n）とし
て出力する、ジヨセフソン素子を用いて構成され
た論理和回路Sa-1と、 相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びAoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ao）を、論理和出力Caとして出力する、ジヨセ
フソン素子を用いて構成された論理和回路Saとを
有する。
さらに、
論理和回路S1からの論理和出力C1を入力とし
て、その否定出力1を、出力信号B1として出力
する、ジヨセフソン素子を用いて構成された否定
回路N1と、 論理和回路S2からの論理和出力C2を入力とし
て、その否定出力2を、出力信号B2として出力
する、ジヨセフソン素子を用いて構成された否定
回路N2と、 〓 論理和回路Saからの論理和出力Caを入力とし
て、その否定出力aを出力信号Baとして出力す
る、ジヨセフソン素子を用いて構成された否定回
路Naとを有する。
て、その否定出力1を、出力信号B1として出力
する、ジヨセフソン素子を用いて構成された否定
回路N1と、 論理和回路S2からの論理和出力C2を入力とし
て、その否定出力2を、出力信号B2として出力
する、ジヨセフソン素子を用いて構成された否定
回路N2と、 〓 論理和回路Saからの論理和出力Caを入力とし
て、その否定出力aを出力信号Baとして出力す
る、ジヨセフソン素子を用いて構成された否定回
路Naとを有する。
以上が、本発明によるジヨセフソンデコード回
路の一例構成である。
路の一例構成である。
このような構成を有する本発明によるジヨセフ
ソンデコード回路によれば、論理和回路S1からの
論理和出力C1が C1＝1＋2＋……o の論理和で表され、そして、その論理和出力C1
の否定出力1が、否定回路N1から、出力信号B1
として出力されるので、その出力信号B1が、 B1＝1 ＝1＋2＋……o の論理和の否定で表され、そして、その論理和の
否定は、論理代数の基本公式から、 1＋2＋……o ＝A1・A2・……Ao の論理積で表されるので、出力信号B1が、 B1＝A1・A2・……Ao-1・Ao の論理積で表される。
ソンデコード回路によれば、論理和回路S1からの
論理和出力C1が C1＝1＋2＋……o の論理和で表され、そして、その論理和出力C1
の否定出力1が、否定回路N1から、出力信号B1
として出力されるので、その出力信号B1が、 B1＝1 ＝1＋2＋……o の論理和の否定で表され、そして、その論理和の
否定は、論理代数の基本公式から、 1＋2＋……o ＝A1・A2・……Ao の論理積で表されるので、出力信号B1が、 B1＝A1・A2・……Ao-1・Ao の論理積で表される。
また、否定回路N2，N3……Na-1，Naからそれ
ぞれ出力される論理和出力C2，C3，……Ca-1，
Caの否定出力2，3……a-1，aでなる出力
信号B2，B3……Ba-1，Baについても、出力信号
B1について上述したのに準じて、 B2＝A1・A2・……Ao-1・o、 B3＝A1・A2・……Ao-2・o-1・Ao、 B4＝A1・A2・……Ao-2・o-1・o、 〓 Ba-1＝1・2・……o-1・Ao、 Ba＝1・2・……o-1・o で表わされる。
ぞれ出力される論理和出力C2，C3，……Ca-1，
Caの否定出力2，3……a-1，aでなる出力
信号B2，B3……Ba-1，Baについても、出力信号
B1について上述したのに準じて、 B2＝A1・A2・……Ao-1・o、 B3＝A1・A2・……Ao-2・o-1・Ao、 B4＝A1・A2・……Ao-2・o-1・o、 〓 Ba-1＝1・2・……o-1・Ao、 Ba＝1・2・……o-1・o で表わされる。
従つて、否定回路N1，N2，N3……Na-1，Na
からそれぞれ出力される出力信号B1，B2，B3，
B4……Ba-1，Baが、それぞれ B1＝A1・A2・……Ao-1・Ao、 B2＝A1・A2・……Ao-1・o、 B3＝A1・A2・……Ao-2・o-1・Ao、 B4＝A1・A2・……Ao-2・o-1・o、 〓 Ba-1＝1・2・……o-1・Ao、 Ba＝1・2・……o-1・o の論理積で表わされる信号として得られる。
からそれぞれ出力される出力信号B1，B2，B3，
B4……Ba-1，Baが、それぞれ B1＝A1・A2・……Ao-1・Ao、 B2＝A1・A2・……Ao-1・o、 B3＝A1・A2・……Ao-2・o-1・Ao、 B4＝A1・A2・……Ao-2・o-1・o、 〓 Ba-1＝1・2・……o-1・Ao、 Ba＝1・2・……o-1・o の論理積で表わされる信号として得られる。
従つて、第２図に示す本発明によるジヨセフソ
ンデコード回路による場合も、第１図に示す従来
のジヨセフソンデコード回路の場合と同様のデコ
ーダとしての機能が得られる。
ンデコード回路による場合も、第１図に示す従来
のジヨセフソンデコード回路の場合と同様のデコ
ーダとしての機能が得られる。
しかしながら、第２図に示す本発明によるジヨ
セフソンデコード回路によれば、入力信号の数ｎ
の値が大になつても、論理和回路S1，S2……Saか
ら構成されている段と、否定回路N1，N2……Na
から構成されている段とが縦続接続されている構
成を有するだけであるので、縦続接続している段
数が、ｎの値が大になるに応じて増加することが
ない。
セフソンデコード回路によれば、入力信号の数ｎ
の値が大になつても、論理和回路S1，S2……Saか
ら構成されている段と、否定回路N1，N2……Na
から構成されている段とが縦続接続されている構
成を有するだけであるので、縦続接続している段
数が、ｎの値が大になるに応じて増加することが
ない。
従つて、第２図に示す本発明によるジヨセフソ
ンデコード回路によれば、ジヨセフソンデコード
回路の構成を、全体として、第１図に示すジヨセ
フソンデコード回路に比し、格段的に小型簡易化
することができるとともに、高速動作をさせるこ
とができる、という特徴を有する。
ンデコード回路によれば、ジヨセフソンデコード
回路の構成を、全体として、第１図に示すジヨセ
フソンデコード回路に比し、格段的に小型簡易化
することができるとともに、高速動作をさせるこ
とができる、という特徴を有する。
また、第２図に示す本発明によるジヨセフソン
デコード回路において、その論理和回路S1，S2…
…Saとして、第３図に示すような論理和回路を用
い、また、否定回路N1，N2……Naとして、第４
図または第５図に示すような否定回路を用いれ
ば、ジヨセフソンデコード回路全体を、さらに、
簡易、小型化することができ、また、さらに高速
動作をさせることができる。
デコード回路において、その論理和回路S1，S2…
…Saとして、第３図に示すような論理和回路を用
い、また、否定回路N1，N2……Naとして、第４
図または第５図に示すような否定回路を用いれ
ば、ジヨセフソンデコード回路全体を、さらに、
簡易、小型化することができ、また、さらに高速
動作をさせることができる。
なお、第３図に示す論理和回路は、詳細説明は
省略するが、次に述べる構成を有する。
省略するが、次に述べる構成を有する。
すなわち、電源端子１１と接地との間に、抵抗
１２と、ジヨセフソン素子１３及び１４とが、そ
れらの順に直列に接続されているとともに、抵抗
１５と、ジヨセフソン素子１６とが、それらの順
に直列に接続されている。
１２と、ジヨセフソン素子１３及び１４とが、そ
れらの順に直列に接続されているとともに、抵抗
１５と、ジヨセフソン素子１６とが、それらの順
に直列に接続されている。
また、抵抗１２及びジヨセフソン素子１３の接
続中点と、抵抗１５及びジヨセフソン素子１６の
接続中点との間に、抵抗１７が接続されている。
続中点と、抵抗１５及びジヨセフソン素子１６の
接続中点との間に、抵抗１７が接続されている。
さらに、ジヨセフソン素子１４と並列に、抵抗
１８が接続されている。
１８が接続されている。
そして、ジヨセフソン素子１３及び１４の接続
中点から、抵抗H1，H2……Hoを介して、入力端
子T1，T2……Toが導出され、また、抵抗１５及
びジヨセフソン素子１６の接続中点から、出力端
子TOが導出されている。
中点から、抵抗H1，H2……Hoを介して、入力端
子T1，T2……Toが導出され、また、抵抗１５及
びジヨセフソン素子１６の接続中点から、出力端
子TOが導出されている。
以上が、第２図に示す本発明によるジヨセフソ
ンデコード回路に用いている論理和回路S1，S2…
…Saに適用し得る論理和回路の一例構成である。
ンデコード回路に用いている論理和回路S1，S2…
…Saに適用し得る論理和回路の一例構成である。
このような構成によれば、詳細説明は省略する
が、入力端子T1，T2……Toに入力があつた場
合、まず、ジヨセフソン素子１４が零電圧状態か
ら有電圧状態に転移し、次で、ジヨセフソン素子
１６が零電圧状態から有電圧状態に転移し、次
で、ジヨセフソン素子１３が零電圧状態から有電
圧状態に転移し、その結果、出力端TOから、論
理和出力が得られる。
が、入力端子T1，T2……Toに入力があつた場
合、まず、ジヨセフソン素子１４が零電圧状態か
ら有電圧状態に転移し、次で、ジヨセフソン素子
１６が零電圧状態から有電圧状態に転移し、次
で、ジヨセフソン素子１３が零電圧状態から有電
圧状態に転移し、その結果、出力端TOから、論
理和出力が得られる。
従つて、第３図に示す論理和回路は、第２図に
示す本発明によるジヨセフソンデコード回路に用
いている論理和回路S1，S2……Saに適用し得、そ
してその構成は極めて簡易である。
示す本発明によるジヨセフソンデコード回路に用
いている論理和回路S1，S2……Saに適用し得、そ
してその構成は極めて簡易である。
よつて、第３図に示す論理和回路を、第２図に
示す本発明によるジヨセフソンデコード回路に用
いている論理和回路S1，S2……Saに適用して好適
である。
示す本発明によるジヨセフソンデコード回路に用
いている論理和回路S1，S2……Saに適用して好適
である。
また、第４図に示す否定回路は、詳細説明は省
略するが、次に述べる構成を有する。
略するが、次に述べる構成を有する。
すなわち、電源端２１と接地との間に、ジヨセ
フソン素子２２の接合が接続されているととも
に、ジヨセフソン素子２３の接合と、ジヨセフソ
ン素子２４の制御線とが直列に接続されている。
フソン素子２２の接合が接続されているととも
に、ジヨセフソン素子２３の接合と、ジヨセフソ
ン素子２４の制御線とが直列に接続されている。
また、電源端２５と接地との間に、ジヨセフソ
ン素子２２の接合が接続されている。
ン素子２２の接合が接続されている。
さらに、電源端２６と接地との間に、ジヨセフ
ソン素子２４の接合が接続されている。
ソン素子２４の接合が接続されている。
そして、ジヨセフソン素子２２の制御線と、ジ
ヨセフソン素子２３の制御線とが直列に接続され
て、入力端TIが導出され、また、ジヨセフソン
素子２４の接合の接地側とは反対側から出力端
TOが導出されている。
ヨセフソン素子２３の制御線とが直列に接続され
て、入力端TIが導出され、また、ジヨセフソン
素子２４の接合の接地側とは反対側から出力端
TOが導出されている。
以上が、第２図に示す本発明によるジヨセフソ
ンデコード回路に用いている否定回路N1，N2…
…Naに適用し得る否定回路の一例構成である。
ンデコード回路に用いている否定回路N1，N2…
…Naに適用し得る否定回路の一例構成である。
このような構成によれば、詳細説明は省略する
が、入力端TIに入力があつた場合、ジヨセフソ
ン素子２３の接合が零電圧状態から有電圧状態に
転移しないので、出力端TOに否定出力は得られ
ないが、入力端TIに入力がない場合、ジヨセフ
ソン素子２３の接合が零電圧状態から有電圧状態
に転移せず、しかしながら、ジヨセフソン素子２
２の接合が、零電圧状態から有電圧状態に転移す
るので、ジヨセフソン素子２４の接合が、零電圧
状態から有電圧状態に転移し、その結果、出力端
TOから否定出力が得られる。
が、入力端TIに入力があつた場合、ジヨセフソ
ン素子２３の接合が零電圧状態から有電圧状態に
転移しないので、出力端TOに否定出力は得られ
ないが、入力端TIに入力がない場合、ジヨセフ
ソン素子２３の接合が零電圧状態から有電圧状態
に転移せず、しかしながら、ジヨセフソン素子２
２の接合が、零電圧状態から有電圧状態に転移す
るので、ジヨセフソン素子２４の接合が、零電圧
状態から有電圧状態に転移し、その結果、出力端
TOから否定出力が得られる。
さらに、第５図に示す否定回路は、詳細説明は
省略するが、電源端３１と接地との間に、抵抗３
２と、ジヨセフソン素子３３の接合と、ジヨセフ
ソン素子３４の制御線とが、それらの順に直列に
接続されているとともに、抵抗３５と、ジヨセフ
ソン素子３４の接合とが、それらの順に直列に接
続され、そして、ジヨセフソン素子３３の制御線
から入力端TIが導出され、また、抵抗３５及び
ジヨセフソン素子３４の接合との接続中点から出
力端TOが導出されている構成を有している。
省略するが、電源端３１と接地との間に、抵抗３
２と、ジヨセフソン素子３３の接合と、ジヨセフ
ソン素子３４の制御線とが、それらの順に直列に
接続されているとともに、抵抗３５と、ジヨセフ
ソン素子３４の接合とが、それらの順に直列に接
続され、そして、ジヨセフソン素子３３の制御線
から入力端TIが導出され、また、抵抗３５及び
ジヨセフソン素子３４の接合との接続中点から出
力端TOが導出されている構成を有している。
このような構成によれば、詳細説明は省略する
が、入力端TIに入力があつた場合、ジヨセフソ
ン素子３３の接合が、零電圧状態から有電圧状態
に転移し、このため、ジヨセフソン素子３４の接
合が零電圧状態から有電圧状態に転移せず、従つ
て、出力端TOに否定出力は得られないが、入力
端TIに入力がない場合、ジヨセフソン素子３３
の接合は、零電圧状態から有電圧状態に転移しな
いので、ジヨセフソン素子３４の接合が、零電圧
状態から有電圧状態に転移し、よつて、出力端
TOに否定出力が得られる。
が、入力端TIに入力があつた場合、ジヨセフソ
ン素子３３の接合が、零電圧状態から有電圧状態
に転移し、このため、ジヨセフソン素子３４の接
合が零電圧状態から有電圧状態に転移せず、従つ
て、出力端TOに否定出力は得られないが、入力
端TIに入力がない場合、ジヨセフソン素子３３
の接合は、零電圧状態から有電圧状態に転移しな
いので、ジヨセフソン素子３４の接合が、零電圧
状態から有電圧状態に転移し、よつて、出力端
TOに否定出力が得られる。
以上述べたところから、第４図及び第５図に示
す否定回路は、第２図に示す本発明によるジヨセ
フソンデコード回路に用いている否定回路N1，
N2……Naに適用し得、そしてその構成は極めて
簡易である。
す否定回路は、第２図に示す本発明によるジヨセ
フソンデコード回路に用いている否定回路N1，
N2……Naに適用し得、そしてその構成は極めて
簡易である。
よつて、第４図及び第５図に示す否定回路を、
第２図に示す本発明によるジヨセフソンデコード
回路に用いている否定回路N1，N2……Naに適用
して好適である。
第２図に示す本発明によるジヨセフソンデコード
回路に用いている否定回路N1，N2……Naに適用
して好適である。
第１図は、従来のジヨセフソンデコード回路を
示す接続図である。第２図は、本発明によるジヨ
セフソンデコード回路を示す系統的接続図であ
る。第３図は、第２図に示す本発明によるジヨセ
フソンデコード回路に用いている論理和回路に適
用して好適な論理和回路を示す接続図である。第
４図及び第５図は、それぞれ第２図に示す本発明
によるジヨセフソンデコード回路に用いている否
定回路に適用して好適な否定回路を示す系統図で
ある。 Q1，Q2……Qo……相補性信号発生回路、S1，
S2……S2……論理和回路、N1，N2……Na……否
定回路。
示す接続図である。第２図は、本発明によるジヨ
セフソンデコード回路を示す系統的接続図であ
る。第３図は、第２図に示す本発明によるジヨセ
フソンデコード回路に用いている論理和回路に適
用して好適な論理和回路を示す接続図である。第
４図及び第５図は、それぞれ第２図に示す本発明
によるジヨセフソンデコード回路に用いている否
定回路に適用して好適な否定回路を示す系統図で
ある。 Q1，Q2……Qo……相補性信号発生回路、S1，
S2……S2……論理和回路、N1，N2……Na……否
定回路。
Claims (1)
- 【特許請求の範囲】 １ ｎ個のA1，A2……Aoを入力信号とし、それ
らから、 B1＝A1・A2……Ao-1・Ao、 B2＝A1・A2……Ao-1・o、 B3＝A1・A2……Ao-2・o-1・Ao、 B4＝A1・A2……Ao-2・o-1・o、 〓 Ba-1＝1・2……o-1・Ao、 Ba＝1・2……o-1・o の論理積（但し、ａ＝2nを表わし、またi（ｉ
＝１，２……ａ）は、Aiの否定論理を表わす）で
表わされるａ個のB1，B2，B3，B4……Ba-1，Ba
を出力信号として出力する、ジヨセフソン素子を
用いて構成されたジヨセフソンデコード回路にお
いて、 A1を入力信号として、それから、A1及び1で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q1と、 A2を入力信号として、それから、A2及び2で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q2と、 〓 Aoを入力信号として、それから、Ao及びoで
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Qoと、 相補性信号発生回路Q1，Q2，……Qoからの信
号1，2……o-1及びoで表される信号を入
力として、それらの論理和出力（1＋2……＋
Ａo-1＋o）を、論理和出力C1として出力する、
ジヨセフソン素子を用いて構成された論理和回路
S1と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-1及びAoで表される信号を入力
として、それらの論理和出力（1＋2……o-
１＋Ao）を、論理和出力C2として出力する、ジヨ
セフソン素子を用いて構成された論理和回路S2
と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1・oで表される信号を
入力として、それらの論理和出力（1＋2……
＋o-2＋Ao-1＋o）を、論理和出力C3として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S3と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1及びAoで表される信号
を入力として、それらの論理和出力（1＋2…
…o-2＋Ao-1＋Ao）を、論理和出力C4として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S4と、 〓 相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ａo）を、論理和出力Ca-1（ただし、ａ＝2n）とし
て出力する、ジヨセフソン素子を用いて構成され
た論理和回路Sa-1と、 相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びAoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ao）を、論理和出力Caとして出力する、ジヨセ
フソン素子を用いて構成された論理和回路Saと 論理和回路S1からの論理和出力C1を入力とし
て、その否定出力1を、出力信号B1として出力
する、ジヨセフソン素子を用いて構成された否定
回路N1と、 論理和回路S2からの論理和出力C2を入力とし
て、その否定出力2を、出力信号B2として出力
する、ジヨセフソン素子を用いて構成された否定
回路N2と、 〓 論理和回路Saからの論理和出力Caを入力とし
て、その否定出力aを出力信号Baとして出力す
る、ジヨセフソン素子を用いて構成された否定回
路Naとを有することを特徴とするジヨセフソン
デコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14858183A JPS6039927A (ja) | 1983-08-13 | 1983-08-13 | ジヨセフソンデコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14858183A JPS6039927A (ja) | 1983-08-13 | 1983-08-13 | ジヨセフソンデコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039927A JPS6039927A (ja) | 1985-03-02 |
| JPS643408B2 true JPS643408B2 (ja) | 1989-01-20 |
Family
ID=15455940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14858183A Granted JPS6039927A (ja) | 1983-08-13 | 1983-08-13 | ジヨセフソンデコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039927A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8602294A (nl) * | 1986-09-11 | 1988-04-05 | Philips Nv | Elektronische schakeling met complementair signaalvoerende gegevenslijnen. |
-
1983
- 1983-08-13 JP JP14858183A patent/JPS6039927A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6039927A (ja) | 1985-03-02 |
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