JPH0241111B2 - - Google Patents
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- Publication number
- JPH0241111B2 JPH0241111B2 JP58053627A JP5362783A JPH0241111B2 JP H0241111 B2 JPH0241111 B2 JP H0241111B2 JP 58053627 A JP58053627 A JP 58053627A JP 5362783 A JP5362783 A JP 5362783A JP H0241111 B2 JPH0241111 B2 JP H0241111B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- discharge current
- discharge circuit
- potential
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体メモリにおけるワード線放電回
路に関する。
路に関する。
技術の背景
近年半導体メモリとして種々の形式のものが提
案され且つ実用にも供されている。このうち本発
明は飽和形のメモリセルを用いたスタテイツク形
半導体メモリについて言及する。この種の半導体
メモリでは、ワード線放電回路を導入するのが普
通である。このワード線放電回路は、選択状態の
ワード線から非選択状態のワード線へ移行させる
にあたり、ワード線の蓄積電荷を急速に引き抜く
ためのものであり、半導体メモリの書込み／読出
し速度を高速化する上で非常に有効である。
案され且つ実用にも供されている。このうち本発
明は飽和形のメモリセルを用いたスタテイツク形
半導体メモリについて言及する。この種の半導体
メモリでは、ワード線放電回路を導入するのが普
通である。このワード線放電回路は、選択状態の
ワード線から非選択状態のワード線へ移行させる
にあたり、ワード線の蓄積電荷を急速に引き抜く
ためのものであり、半導体メモリの書込み／読出
し速度を高速化する上で非常に有効である。
従来技術と問題点
第１図は一般的な半導体メモリの一例を部分的
に取り出して示す回路図である。本図において、
W+およびW-はワード線対であり、ワード線W+
はワードドライバWDにつながり、入力アドレス
ADに応じて“Ｈ”レベルとなつたときに選択状
態となる。このときビツト線対BL，が駆動さ
れれば、これらの交点にあるスタテイツク形のメ
モリセルMCがアクセスされる。なお、ワード線
対W+，W-、ビツト線対BL，、メモリセル
MC、ワードドライバWDはメモリチツプ上に多
数配列されている。又、HIは保持電流源であり、
メモリセルMCの内容を保持するためのものであ
る。
に取り出して示す回路図である。本図において、
W+およびW-はワード線対であり、ワード線W+
はワードドライバWDにつながり、入力アドレス
ADに応じて“Ｈ”レベルとなつたときに選択状
態となる。このときビツト線対BL，が駆動さ
れれば、これらの交点にあるスタテイツク形のメ
モリセルMCがアクセスされる。なお、ワード線
対W+，W-、ビツト線対BL，、メモリセル
MC、ワードドライバWDはメモリチツプ上に多
数配列されている。又、HIは保持電流源であり、
メモリセルMCの内容を保持するためのものであ
る。
ところで、このような半導体メモリにおいて特
にメモリセルMCが飽和形セルで構成される場
合、ワード線が選択状態より非選択状態に移行す
る際にワード線対の電位が一旦再上昇する現象が
知られている。このような電位の再上昇があると
次に非選択状態から選択状態に移行するワード線
との間で二重選択を生ずるという問題がある。こ
の問題点も又公知である。
にメモリセルMCが飽和形セルで構成される場
合、ワード線が選択状態より非選択状態に移行す
る際にワード線対の電位が一旦再上昇する現象が
知られている。このような電位の再上昇があると
次に非選択状態から選択状態に移行するワード線
との間で二重選択を生ずるという問題がある。こ
の問題点も又公知である。
この二重選択は、ワード線放電回路によつて、
選択状態のワード線から非選択状態のワード線へ
と移行させる際に、該ワード線より引抜く電流を
所定時間後に瞬断せしめる場合に特に顕著であ
る。上記問題点の解決のために種々の試みがなさ
れているが、この問題点の原因の解明が十分でな
く、理論に合つた解決策の提案はなされていな
い。ところが本出願人において、その原因の究明
を行い、より効果的なワード線放電回路の実現が
可能となつた。
選択状態のワード線から非選択状態のワード線へ
と移行させる際に、該ワード線より引抜く電流を
所定時間後に瞬断せしめる場合に特に顕著であ
る。上記問題点の解決のために種々の試みがなさ
れているが、この問題点の原因の解明が十分でな
く、理論に合つた解決策の提案はなされていな
い。ところが本出願人において、その原因の究明
を行い、より効果的なワード線放電回路の実現が
可能となつた。
発明の目的
上記問題点に鑑み本発明は、論理的に上記ワー
ド線電位の再上昇を防止し得るワード線放電回路
を提供することを目的とするものである。
ド線電位の再上昇を防止し得るワード線放電回路
を提供することを目的とするものである。
発明の構成
上記目的に従い本発明は選択状態から非選択状
態へ移行する際にワード線から引き抜くべきワー
ド線放電電流の放電特性が所定の時定数をもつて
減衰するように制御されることを特徴とするもの
である。
態へ移行する際にワード線から引き抜くべきワー
ド線放電電流の放電特性が所定の時定数をもつて
減衰するように制御されることを特徴とするもの
である。
発明の実施例
第２図は二重選択の原因を説明するために、第
１図のメモリセルMCを詳細に示す回路図であ
る。本図において、第１図と同一の構成要素には
同一の参照記号を付して示す。又、メモリセル
MCは図示するとおり、フリツプフロツプ構成で
左右対称となつているから右側半分を例にとつて
説明する。図においてTLは負荷トランジスタ、
TMEはマルチエミツタトランジスタである。マル
チエミツタトランジスタTMEはベースＢ、コレク
タＣ、第１および第２エミツタE1およびE2を備
える。第１エミツタE1はビツト線につながり、
第２エミツタE2はワード線W-につながる。この
第２エミツタE2を通して、通常の保持電流（メ
モリセルの内容を保持する電流）の他、メモリセ
ルMCが選択状態から非選択状態に移行する際に
放電電流を引き抜き、その移行を迅速に行わせ
る。
１図のメモリセルMCを詳細に示す回路図であ
る。本図において、第１図と同一の構成要素には
同一の参照記号を付して示す。又、メモリセル
MCは図示するとおり、フリツプフロツプ構成で
左右対称となつているから右側半分を例にとつて
説明する。図においてTLは負荷トランジスタ、
TMEはマルチエミツタトランジスタである。マル
チエミツタトランジスタTMEはベースＢ、コレク
タＣ、第１および第２エミツタE1およびE2を備
える。第１エミツタE1はビツト線につながり、
第２エミツタE2はワード線W-につながる。この
第２エミツタE2を通して、通常の保持電流（メ
モリセルの内容を保持する電流）の他、メモリセ
ルMCが選択状態から非選択状態に移行する際に
放電電流を引き抜き、その移行を迅速に行わせ
る。
第３図は第２図を参照しながら二重選択の発生
原因およびその解決策を説明するための波形図で
ある。第３図のａ欄はワード線対の選択（Ｓ：
selection）状態から非選択状態（NS：
nonselection）に移行する際（又はこの逆）にお
けるワード線W+の電位を示す図である。なお、
ワード線W-の電位も、メモリセルMCによる電
位降下を伴つてW+に追従して変化する。このう
ち特にＳ状態からNS状態に移行する際、ワード
線放電回路は有効であり、Ｓ状態→NS状態の切
替わりよりΔt時間の間、ワード線W-より放電電
流IDISを引き抜き、急速にこれをオフとする（第
３図のｂ欄参照）。これにより、保持電流および
放電電流の和の値をもつて、メモリセルMC、ワ
ード線の寄生容量等から電荷が吸引され、ワード
線のＳ状態からNS状態への移行は急速に行われ
る。つまり、アクセスタイムの短縮が図れる。
原因およびその解決策を説明するための波形図で
ある。第３図のａ欄はワード線対の選択（Ｓ：
selection）状態から非選択状態（NS：
nonselection）に移行する際（又はこの逆）にお
けるワード線W+の電位を示す図である。なお、
ワード線W-の電位も、メモリセルMCによる電
位降下を伴つてW+に追従して変化する。このう
ち特にＳ状態からNS状態に移行する際、ワード
線放電回路は有効であり、Ｓ状態→NS状態の切
替わりよりΔt時間の間、ワード線W-より放電電
流IDISを引き抜き、急速にこれをオフとする（第
３図のｂ欄参照）。これにより、保持電流および
放電電流の和の値をもつて、メモリセルMC、ワ
ード線の寄生容量等から電荷が吸引され、ワード
線のＳ状態からNS状態への移行は急速に行われ
る。つまり、アクセスタイムの短縮が図れる。
ところで第３図ｂ欄のように放電電流IDISを急
速にオフにすると、同図ａ欄のようにワード線電
位が再上昇（一点鎖線カーブＱ）するという現象
が起る。この場合、放電電流IDISが急速にオフす
るのは、各ワード線対毎に設けられたワード線放
電回路群が全体としてカレントスイツチを形成す
るからである。かくして、Ｓ状態からNS状態へ
移行するワード線とNS状態からＳ状態へ移行す
る他のワード線との間で既述の二重選択が発生す
る。このような電位の再上昇Ｑの発生は次のよう
なメカニズムによつて生ずる。第２図のメモリセ
ルMCは飽和形であり、マルチエミツタトランジ
スタTMEは、これがオンの状態にある期間中飽和
状態にある。飽和状態にあるということはトラン
ジスタTMEのコレクタＣおよびベースＢ間が順方
向にオンしていることであり、コレクタ電位VC
の方がベース電位VBよりも約0.8V低いレベルに
ある。従つて、この場合、NPN形トランジスタ
TMEは逆動作（みかけ上PNP形となる）する。こ
の結果、トランジスタTMEのエミツタE2からの電
流引き抜きが断となると、ビツト線より、第
１エミツタE1およびコレクタＣを経由する逆電
流ｉが流れる（図中の矢印ｉ参照）。そうすると、
このコレクタＣが当該基板につながつていること
から、いわゆる基板容量CSUBにその逆電流ｉが流
れ込み、これを充電する。この結果、メモリセル
MC全体がその充電電圧分だけ電位上昇する。こ
の電位上昇が、第３図ａの電位の再上昇Ｑをもた
らす。このようなメカニズムのもとでは、第３図
ｂに示す如く、放電電流IDISを急速にオフするこ
とがすなわち電位の再上昇Ｑを誘起することにな
る。そこで、その再上昇Ｑの防止のためにトラン
ジスタTMEが逆動作している間は、そのエミツタ
E2より放電電流IDISを引き続けなければならない
ことになる。ここに逆動作している間とは、トラ
ンジスタTMEのベースに、その飽和時に蓄積して
いた少数キヤリヤが再結合により消滅するまでの
間をいう。なおこの再結合により消滅する少数キ
ヤリヤは、通常略対数曲線に沿つて減衰する。
速にオフにすると、同図ａ欄のようにワード線電
位が再上昇（一点鎖線カーブＱ）するという現象
が起る。この場合、放電電流IDISが急速にオフす
るのは、各ワード線対毎に設けられたワード線放
電回路群が全体としてカレントスイツチを形成す
るからである。かくして、Ｓ状態からNS状態へ
移行するワード線とNS状態からＳ状態へ移行す
る他のワード線との間で既述の二重選択が発生す
る。このような電位の再上昇Ｑの発生は次のよう
なメカニズムによつて生ずる。第２図のメモリセ
ルMCは飽和形であり、マルチエミツタトランジ
スタTMEは、これがオンの状態にある期間中飽和
状態にある。飽和状態にあるということはトラン
ジスタTMEのコレクタＣおよびベースＢ間が順方
向にオンしていることであり、コレクタ電位VC
の方がベース電位VBよりも約0.8V低いレベルに
ある。従つて、この場合、NPN形トランジスタ
TMEは逆動作（みかけ上PNP形となる）する。こ
の結果、トランジスタTMEのエミツタE2からの電
流引き抜きが断となると、ビツト線より、第
１エミツタE1およびコレクタＣを経由する逆電
流ｉが流れる（図中の矢印ｉ参照）。そうすると、
このコレクタＣが当該基板につながつていること
から、いわゆる基板容量CSUBにその逆電流ｉが流
れ込み、これを充電する。この結果、メモリセル
MC全体がその充電電圧分だけ電位上昇する。こ
の電位上昇が、第３図ａの電位の再上昇Ｑをもた
らす。このようなメカニズムのもとでは、第３図
ｂに示す如く、放電電流IDISを急速にオフするこ
とがすなわち電位の再上昇Ｑを誘起することにな
る。そこで、その再上昇Ｑの防止のためにトラン
ジスタTMEが逆動作している間は、そのエミツタ
E2より放電電流IDISを引き続けなければならない
ことになる。ここに逆動作している間とは、トラ
ンジスタTMEのベースに、その飽和時に蓄積して
いた少数キヤリヤが再結合により消滅するまでの
間をいう。なおこの再結合により消滅する少数キ
ヤリヤは、通常略対数曲線に沿つて減衰する。
そこで本発明では、放電電流を第３図ｂ欄の如
く急速にオフすることを止め、所定の放電特性を
もつて徐々に減衰せしめることとする。一例を示
したのが同図のｃ欄であり、放電電流I′DISとす
る。あるいは同図のｄ欄の如く、ワード線の切替
わり直後より、徐々に減衰するような放電電流
I″DISとしても良い。又、図示しないが、徐々にリ
ニヤに減衰する放電電流としても良い。ただし、
過不足なく放電電流の制御を行うためには、リニ
ヤより対数曲線に沿つた減衰特性をもたせること
が望ましい。
く急速にオフすることを止め、所定の放電特性を
もつて徐々に減衰せしめることとする。一例を示
したのが同図のｃ欄であり、放電電流I′DISとす
る。あるいは同図のｄ欄の如く、ワード線の切替
わり直後より、徐々に減衰するような放電電流
I″DISとしても良い。又、図示しないが、徐々にリ
ニヤに減衰する放電電流としても良い。ただし、
過不足なく放電電流の制御を行うためには、リニ
ヤより対数曲線に沿つた減衰特性をもたせること
が望ましい。
結局、本発明は各ワード線対毎に設けられる一
般的なワード線放電回路として、ワード線の選択
状態から非選択状態への切替わり以後に徐々に減
衰する対数曲線に沿つた放電特性をもつて放電電
流を引き抜く回路を用いるものである。このよう
なワード線放電回路は種々実現可能であるが、好
ましい一実施例を次に説明する。好ましいとは、
半導体メモリの製造ロツト毎のバラツキを吸収で
きることを意味する。
般的なワード線放電回路として、ワード線の選択
状態から非選択状態への切替わり以後に徐々に減
衰する対数曲線に沿つた放電特性をもつて放電電
流を引き抜く回路を用いるものである。このよう
なワード線放電回路は種々実現可能であるが、好
ましい一実施例を次に説明する。好ましいとは、
半導体メモリの製造ロツト毎のバラツキを吸収で
きることを意味する。
第４図は本発明に基づくワード線放電回路の一
実施例を示す回路図である。本図において、
WDCがワード線放電回路であり、ダミーセルDC
とワード線放電電流制御トランジスタTDとから
なる。ダミーセルDCはメモリセルMCの右半分
の構成と全く等価であり、同一プロセスで作られ
る。このように同一プロセスによつて作られると
いうことは、製造ロツト毎のバラツキを吸収する
上で好都合である。従つてダミーセルDCは、ダ
ミー負荷トランジスタT′Lとダミーマルチエミツ
タトランジスタT′MEからなり、このトランジスタ
T′MEの第１エミツタE′1はダミービツト線BL′に、
第２エミツタE′2はダミーワード線W′-にそれぞ
れ接続される。なお、図中のCVはW′-より電流
の引き込みを行う定電圧源、CIは定電流源、DI
はワード線放電電流源である。動作は次のとおり
である。ダミーセルDC内のE′（ダミー負荷トラン
ジスタT′Lのエミツタ）の電位はワード線W+の電
位と共に変動する。そしてこのワード線電位があ
るレベルより下まわると、定電流源CIに対しこ
のワード線に接続する放電回路WDCはカツトオ
フとなる。なぜなら、次に選択されるワード線の
電位が上昇して来るからである。そしてこのと
き、Ｓ状態からNS状態に移行するワード線対
（図中の一番上の系とする）に接続する各メモリ
セルMC内では、電位の再上昇Ｑが起り始める。
そして前記の逆電流ｉが流れ始める。このような
Ｑ、ｉの発生は、ダミーセルDC内でも全く同様
である。この結果、DC内の基板容量に充電が行
われ、トランジスタT′MEのベース電位VB′もこれ
に応じて上昇する（第３図のｅ欄におけるＡ部分
参照）。このようなＡ部分の上昇により、ワード
線放電電流制御トランジスタTDは深くバイアス
され、ワード線放電電流の引き抜きをさらに続行
し、しかもV′Bに応じてその引き抜きを行う。こ
の場合、上述のようにV′Bの変化は第３図のｅ欄
の変化に対応したものであり、第３図のｄ欄に示
す波形の放電電流I″DISの引き抜きがなされる。か
くして、実用的なワード線放電回路が実現され
る。
実施例を示す回路図である。本図において、
WDCがワード線放電回路であり、ダミーセルDC
とワード線放電電流制御トランジスタTDとから
なる。ダミーセルDCはメモリセルMCの右半分
の構成と全く等価であり、同一プロセスで作られ
る。このように同一プロセスによつて作られると
いうことは、製造ロツト毎のバラツキを吸収する
上で好都合である。従つてダミーセルDCは、ダ
ミー負荷トランジスタT′Lとダミーマルチエミツ
タトランジスタT′MEからなり、このトランジスタ
T′MEの第１エミツタE′1はダミービツト線BL′に、
第２エミツタE′2はダミーワード線W′-にそれぞ
れ接続される。なお、図中のCVはW′-より電流
の引き込みを行う定電圧源、CIは定電流源、DI
はワード線放電電流源である。動作は次のとおり
である。ダミーセルDC内のE′（ダミー負荷トラン
ジスタT′Lのエミツタ）の電位はワード線W+の電
位と共に変動する。そしてこのワード線電位があ
るレベルより下まわると、定電流源CIに対しこ
のワード線に接続する放電回路WDCはカツトオ
フとなる。なぜなら、次に選択されるワード線の
電位が上昇して来るからである。そしてこのと
き、Ｓ状態からNS状態に移行するワード線対
（図中の一番上の系とする）に接続する各メモリ
セルMC内では、電位の再上昇Ｑが起り始める。
そして前記の逆電流ｉが流れ始める。このような
Ｑ、ｉの発生は、ダミーセルDC内でも全く同様
である。この結果、DC内の基板容量に充電が行
われ、トランジスタT′MEのベース電位VB′もこれ
に応じて上昇する（第３図のｅ欄におけるＡ部分
参照）。このようなＡ部分の上昇により、ワード
線放電電流制御トランジスタTDは深くバイアス
され、ワード線放電電流の引き抜きをさらに続行
し、しかもV′Bに応じてその引き抜きを行う。こ
の場合、上述のようにV′Bの変化は第３図のｅ欄
の変化に対応したものであり、第３図のｄ欄に示
す波形の放電電流I″DISの引き抜きがなされる。か
くして、実用的なワード線放電回路が実現され
る。
第５Ａおよび５Ｂ図は第４図に示したワード線
放電回路WDCの変形例をそれぞれ示す回路図で
ある。ワード線放電回路WDCにおいて、ダミー
セルDCとワード線W+との接続は直接行われるよ
りもあるレベルシフタを介して接続するのが良
い。すなわち、トランジスタT′LのエミツタE′に
おける電位を、ワード線W+よりも低くすること
ができるようなレベルシフタを設けるのが好まし
い。これは、トランジスタTDのベース電位をそ
のレベルシフト分だけ下げてこれを飽和させない
ようにし、ワード線W-からの放電電流の引き抜
きを確実にさせるためである。このようなレベル
シフタとして第５Ａ図のワード線放電回路
WDC′ではダイオードＤを用いた場合を示し、第
５Ｂ図のワード線放電回路WDC″では単に抵抗Ｒ
を用いた場合を示す。
放電回路WDCの変形例をそれぞれ示す回路図で
ある。ワード線放電回路WDCにおいて、ダミー
セルDCとワード線W+との接続は直接行われるよ
りもあるレベルシフタを介して接続するのが良
い。すなわち、トランジスタT′LのエミツタE′に
おける電位を、ワード線W+よりも低くすること
ができるようなレベルシフタを設けるのが好まし
い。これは、トランジスタTDのベース電位をそ
のレベルシフト分だけ下げてこれを飽和させない
ようにし、ワード線W-からの放電電流の引き抜
きを確実にさせるためである。このようなレベル
シフタとして第５Ａ図のワード線放電回路
WDC′ではダイオードＤを用いた場合を示し、第
５Ｂ図のワード線放電回路WDC″では単に抵抗Ｒ
を用いた場合を示す。
発明の効果
以上説明したように本発明によれば、ワード線
電位の再上昇Ｑの真の原因を解決するように構成
されたワード線放電回路が実現され、二重選択を
の問題をより確実に解消することができる。
電位の再上昇Ｑの真の原因を解決するように構成
されたワード線放電回路が実現され、二重選択を
の問題をより確実に解消することができる。
第１図は一般的な半導体メモリの一例を部分的
に取り出して示す回路図、第２図は二重選択の原
因を説明するために、第１図のメモリセルMCを
詳細に示す回路図、第３図は第２図を参照しなが
ら二重選択の発生原因およびその解決策を説明す
るための波形図、第４図は本発明に基づくワード
線放電回路の一実施例を示す回路図、第５Ａおよ
び５Ｂ図は第４図に示したワード線放電回路
WDCの変形例をそれぞれ示す回路図である。 WD……ワードドライバ、W+，W-……ワード
線対、BL，……ビツト線対、MC……メモリ
セル、TL……負荷トランジスタ、TME……マルチ
エミツタトランジスタ、WDC，WDC′，
WDC″……ワード線放電回路、DC……ダミーセ
ル、TD……ワード線放電電流制御トランジスタ、
T′L……ダミー負荷トランジスタ、T′ME……ダミ
ーマルチエミツタトランジスタ、Ｄ……ダイオー
ド、Ｒ……抵抗。
に取り出して示す回路図、第２図は二重選択の原
因を説明するために、第１図のメモリセルMCを
詳細に示す回路図、第３図は第２図を参照しなが
ら二重選択の発生原因およびその解決策を説明す
るための波形図、第４図は本発明に基づくワード
線放電回路の一実施例を示す回路図、第５Ａおよ
び５Ｂ図は第４図に示したワード線放電回路
WDCの変形例をそれぞれ示す回路図である。 WD……ワードドライバ、W+，W-……ワード
線対、BL，……ビツト線対、MC……メモリ
セル、TL……負荷トランジスタ、TME……マルチ
エミツタトランジスタ、WDC，WDC′，
WDC″……ワード線放電回路、DC……ダミーセ
ル、TD……ワード線放電電流制御トランジスタ、
T′L……ダミー負荷トランジスタ、T′ME……ダミ
ーマルチエミツタトランジスタ、Ｄ……ダイオー
ド、Ｒ……抵抗。
Claims (1)
- 【特許請求の範囲】 １ ワードドライバWDに接続されたワード線
W+およびワード線W-の対が複数行配列され、各
前記ワード線W+，W-の間に複数個のメモリセル
MCが配列され、各該メモリセルMCに接続され
たビツト線対BL，が複数列配列され、ここに
前記ワード線W+，W-から、選択状態から非選択
状態へ移行する際、ワード線放電電流を吸引する
ワード線放電回路であつて、前記ワード線放電電
流を、前記選択状態から前記非選択状態へ移行し
始めた後に、前記ビツト線から前記メモリセルへ
流れ込む電流の減衰に従つて徐々に減衰するよう
な放電特性をもつて吸引することを特徴とするワ
ード線放電回路。 ２ 前記メモリセルMCと等価な構成を有し前記
ワード線W+に接続するダミーセルDCと、該ダミ
ーセルDCと協働し且つ前記ワード線W-に接続す
るワード線放電電流制御トランジスタTDとから
なる特許請求の範囲第１項記載のワード線放電回
路。 ３ 前記ワード線W+と前記ダミーセルDCの間に
レベルシフタを挿入する特許請求の範囲第２項記
載のワード線放電回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053627A JPS59180886A (ja) | 1983-03-31 | 1983-03-31 | ワ−ド線放電回路 |
| US06/594,276 US4618944A (en) | 1983-03-31 | 1984-03-28 | Semiconductor memory having word line discharge current controller |
| DE8484302182T DE3482968D1 (de) | 1983-03-31 | 1984-03-30 | Wortleitungsentladung in statischen halbleiterspeichern. |
| EP84302182A EP0121423B1 (en) | 1983-03-31 | 1984-03-30 | Word line discharge in static semiconductor memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053627A JPS59180886A (ja) | 1983-03-31 | 1983-03-31 | ワ−ド線放電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180886A JPS59180886A (ja) | 1984-10-15 |
| JPH0241111B2 true JPH0241111B2 (ja) | 1990-09-14 |
Family
ID=12948142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053627A Granted JPS59180886A (ja) | 1983-03-31 | 1983-03-31 | ワ−ド線放電回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4618944A (ja) |
| EP (1) | EP0121423B1 (ja) |
| JP (1) | JPS59180886A (ja) |
| DE (1) | DE3482968D1 (ja) |
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| US5278795A (en) * | 1987-03-27 | 1994-01-11 | U.S. Philips Corporation | Memory circuit having a line decoder with a Darlington-type switching stage and a discharge current source |
| US4858181A (en) * | 1987-07-07 | 1989-08-15 | Texas Instruments Incorporated | Fast recovery PNP loaded bipolar static RAM memory cell with an independent current path |
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Family Cites Families (5)
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-
1984
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- 1984-03-30 EP EP84302182A patent/EP0121423B1/en not_active Expired
- 1984-03-30 DE DE8484302182T patent/DE3482968D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0121423B1 (en) | 1990-08-16 |
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