JPH0156475B2 - - Google Patents
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- JPH0156475B2 JPH0156475B2 JP59101952A JP10195284A JPH0156475B2 JP H0156475 B2 JPH0156475 B2 JP H0156475B2 JP 59101952 A JP59101952 A JP 59101952A JP 10195284 A JP10195284 A JP 10195284A JP H0156475 B2 JPH0156475 B2 JP H0156475B2
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- sense
- circuit
- precharge
- signal
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は、ICメモリもしくはMOSメモリと
呼称する絶縁ゲード型電界効果トランジスタを用
いた記憶集積回路に関するものである。
呼称する絶縁ゲード型電界効果トランジスタを用
いた記憶集積回路に関するものである。
絶縁ゲード型電界効果トランジスタを用いた集
積回路は高密度化が容易であるため大規模集積回
路に発展されている。とくに大容量の記憶集積回
路は、共通の半導体基体に大容量のメモリセルを
有し、高性能・高信頼の半導体デバイスを実現す
る。このための好ましいメモリセルは、１トラン
ジスタ型ランダム・アクセス・メモリ（1TR―
RAM）と呼ばれるMOSメモリに含まれるように
ワード線とデイジツト線が交叉するマトリクス交
点にスイツチング用のトランジスタと情報蓄積用
の容量素子を配置したものである。この1TR―
RAMは大容量化に伴なう容量素子の容量値の増
大を防ぐために、高感度のセンス回路をデイジツ
ト線に付加する必要が生じる。従来の好ましい回
路技術はセンス回路とデイジツト線とを飽和状態
で動作するトランジスタを設けるものである。
又、この回路技術は1975年の「アイ・エス・エ
ス・シー・シー テクニカル ダイジエスト ペ
ーパーズ（′75ISSCC Technical Digest
Papers）」にヘラー（L.G.Heller）等が記示する
ように、デイジツト線の信号振巾より大きなセン
ス節点への信号でセンス動作が開始される。
積回路は高密度化が容易であるため大規模集積回
路に発展されている。とくに大容量の記憶集積回
路は、共通の半導体基体に大容量のメモリセルを
有し、高性能・高信頼の半導体デバイスを実現す
る。このための好ましいメモリセルは、１トラン
ジスタ型ランダム・アクセス・メモリ（1TR―
RAM）と呼ばれるMOSメモリに含まれるように
ワード線とデイジツト線が交叉するマトリクス交
点にスイツチング用のトランジスタと情報蓄積用
の容量素子を配置したものである。この1TR―
RAMは大容量化に伴なう容量素子の容量値の増
大を防ぐために、高感度のセンス回路をデイジツ
ト線に付加する必要が生じる。従来の好ましい回
路技術はセンス回路とデイジツト線とを飽和状態
で動作するトランジスタを設けるものである。
又、この回路技術は1975年の「アイ・エス・エ
ス・シー・シー テクニカル ダイジエスト ペ
ーパーズ（′75ISSCC Technical Digest
Papers）」にヘラー（L.G.Heller）等が記示する
ように、デイジツト線の信号振巾より大きなセン
ス節点への信号でセンス動作が開始される。
しかし乍ら、この従来の回路技術はセンス動作
開始前のデイジツト線へのプリチヤージ状態がセ
ンス回路の動作開始時の条件を支配し、このプリ
チヤージ動作が飽和状態のトランジスタを通して
行なわれるためセンス回路両側のデイジツト線の
プリチヤージ終了時に得られる平衡プリチヤージ
に達する時間巾が長く、情報の読出動作を次々に
行う際のサイクル時間が長く、且つサイクル時間
を短縮すると確実な情報読出動作のためのセンス
節点振巾が得られなくなる欠点がある。
開始前のデイジツト線へのプリチヤージ状態がセ
ンス回路の動作開始時の条件を支配し、このプリ
チヤージ動作が飽和状態のトランジスタを通して
行なわれるためセンス回路両側のデイジツト線の
プリチヤージ終了時に得られる平衡プリチヤージ
に達する時間巾が長く、情報の読出動作を次々に
行う際のサイクル時間が長く、且つサイクル時間
を短縮すると確実な情報読出動作のためのセンス
節点振巾が得られなくなる欠点がある。
この発明の目的は、読出動作の安定性と短いサ
イクル時間を得る高感度の回路構成の記憶集積回
路を提供することにある。
イクル時間を得る高感度の回路構成の記憶集積回
路を提供することにある。
この発明によれば、複数のワード線と複数のデ
イジツト線とが交叉する行列マトリクスの交点に
トランジスタと容量素子とを有するメモリセルを
それぞれ設け、一対のデイジツト線に生ずる信号
をセンスするセンス回路を前記一対のデイジツト
線に接続し、前記デイジツト線にプリチヤージ電
圧を供給するプリチヤージ回路を接続したメモリ
回路において、プリチヤージ時に前記一対のデイ
ジツト線を短絡する結合トランジスタをオンし、
かつセンス回路を非動作状態にし、プリチヤージ
後前記結合トランジスタをオフし、前記センス回
路を動作状態にするように制御することを特徴と
する記憶集積回路が得られる。ここで得られる記
憶集積回路は、いわゆる1TR―RAMもしくは、
第１および第２のデジツト線を一対のデイジツト
線とし、単語線と交叉する部分に第１および第２
のデイジツト線とにそれぞれスイツチング用トラ
ンジスタと容量素子とを設ける、2TR―2C―
RAMに適用される。
イジツト線とが交叉する行列マトリクスの交点に
トランジスタと容量素子とを有するメモリセルを
それぞれ設け、一対のデイジツト線に生ずる信号
をセンスするセンス回路を前記一対のデイジツト
線に接続し、前記デイジツト線にプリチヤージ電
圧を供給するプリチヤージ回路を接続したメモリ
回路において、プリチヤージ時に前記一対のデイ
ジツト線を短絡する結合トランジスタをオンし、
かつセンス回路を非動作状態にし、プリチヤージ
後前記結合トランジスタをオフし、前記センス回
路を動作状態にするように制御することを特徴と
する記憶集積回路が得られる。ここで得られる記
憶集積回路は、いわゆる1TR―RAMもしくは、
第１および第２のデジツト線を一対のデイジツト
線とし、単語線と交叉する部分に第１および第２
のデイジツト線とにそれぞれスイツチング用トラ
ンジスタと容量素子とを設ける、2TR―2C―
RAMに適用される。
この発明の記憶集積回路は、結合用トランジス
タによりプリチヤージ時に第１および第２のデイ
ジツト線を強制的に平衡せしめるため、プリチヤ
ージ終了前に平衡状態が得られ、読出動作を開始
することができる。従つて、読出開始のアクセス
時間の短縮とサイクル時間の短縮が得られ、記憶
装置としての高速化が実現し、加えて後述するよ
うに従来回路にみられるような別アドレスの読出
しで起す感度の低下に伴う動作の不安定性を起す
ことがない。
タによりプリチヤージ時に第１および第２のデイ
ジツト線を強制的に平衡せしめるため、プリチヤ
ージ終了前に平衡状態が得られ、読出動作を開始
することができる。従つて、読出開始のアクセス
時間の短縮とサイクル時間の短縮が得られ、記憶
装置としての高速化が実現し、加えて後述するよ
うに従来回路にみられるような別アドレスの読出
しで起す感度の低下に伴う動作の不安定性を起す
ことがない。
次にこの発明の実施例につき図を用いて説明す
る。
る。
第１図はこの発明の一実施例の回路図である。
この実施例は、複数のワード線（φW，…）と
複数のデイジツト線（Ｄ，，…）とが形成する
行列マトリクスの各交点にトランジスタと容量素
子とから成るメモリセルを有する。簡略化のた
め、この図には一本のアドレス信号線１１と１本
のダミーアドレス信号線１２とセンス回路の両側
に伸びるデイジツト線Ｄ，のみを示す。ダミー
アドレス線１１は一方のデイジツト線Ｄに結合す
るメモリセルの情報読出時にダミーアドレス信号
φdで駆動され、メモリセルと相似構成のダミー
セルの情報を他方のデイジツト線に伝達する。
即ちメモリセルのトランジスタQ1はドレイン・
ソースの一方が一方のデイジツト線Ｄに接続し、
他方は容量素子Ｃの一端に結合し、ゲート電極は
アドレス信号φWで駆動される。又、ダミーセル
のトランジスタQ2はドレイン・ソースの一方が
他方のデイジツト線に接続し、他方が容量素子
C2の一端に結合し、ゲート電極はダミーアドレ
ス信号φdで駆動される。又、各デイジツト線Ｄ，
Ｄとセンス回路との間にはトランジスタQ3，Q4
がそれぞれ設けられ、デイジツト線Ｄ，とセン
ス回路のセンス節点Ａ，Ｂに各トランジスタQ3，
Q4のドレイン・ソースと呼ぶ出力領域がそれぞ
れ結合する。トランジスタQ3，Q4は、ゲート電
極に印加される駆動電圧VRがセンス節点Ａ，Ｂ
の最高電位と同等もしくはそれ以下であるため、
飽和状態（五極管領域）の動作を得る。センス回
路はプリチヤージ用トランジスタQ5，Q6とセン
ス用トランジスタQ7，Q8と電流流出用トランジ
スタQ9とから成る。プリチヤージ用トランジス
タQ5，Q6は、ドレインが電源の高電位線VDに接
続し、ソースがセンス節点Ａ，Ｂにそれぞれ接続
し、ゲート電極がプリチヤージ信号φLで駆動さ
れる。センス用トランジスタQ7，Q8はドレイン
がセンス節点Ａ，Ｂにそれぞれ接続し、ソースが
共通に節点Ｋに接続し、ゲートは互いに他のドレ
インに接続する。又、電流流出用トランジスタ
Q9はドレインとソースがそれぞれ節点Ｋと電源
の低電位線GNDに接続し、ゲート電極がセンス
信号φSで駆動される。更にセンス回路の両側に伸
びるデイジツト線Ｄ，には結合用トランジスタ
Q10の出力領域が接続し、このトランジスタのゲ
ート電極への結合信号φCの駆動でプリチヤージ
時に両デイジツト線が強制的に同電位となる。
複数のデイジツト線（Ｄ，，…）とが形成する
行列マトリクスの各交点にトランジスタと容量素
子とから成るメモリセルを有する。簡略化のた
め、この図には一本のアドレス信号線１１と１本
のダミーアドレス信号線１２とセンス回路の両側
に伸びるデイジツト線Ｄ，のみを示す。ダミー
アドレス線１１は一方のデイジツト線Ｄに結合す
るメモリセルの情報読出時にダミーアドレス信号
φdで駆動され、メモリセルと相似構成のダミー
セルの情報を他方のデイジツト線に伝達する。
即ちメモリセルのトランジスタQ1はドレイン・
ソースの一方が一方のデイジツト線Ｄに接続し、
他方は容量素子Ｃの一端に結合し、ゲート電極は
アドレス信号φWで駆動される。又、ダミーセル
のトランジスタQ2はドレイン・ソースの一方が
他方のデイジツト線に接続し、他方が容量素子
C2の一端に結合し、ゲート電極はダミーアドレ
ス信号φdで駆動される。又、各デイジツト線Ｄ，
Ｄとセンス回路との間にはトランジスタQ3，Q4
がそれぞれ設けられ、デイジツト線Ｄ，とセン
ス回路のセンス節点Ａ，Ｂに各トランジスタQ3，
Q4のドレイン・ソースと呼ぶ出力領域がそれぞ
れ結合する。トランジスタQ3，Q4は、ゲート電
極に印加される駆動電圧VRがセンス節点Ａ，Ｂ
の最高電位と同等もしくはそれ以下であるため、
飽和状態（五極管領域）の動作を得る。センス回
路はプリチヤージ用トランジスタQ5，Q6とセン
ス用トランジスタQ7，Q8と電流流出用トランジ
スタQ9とから成る。プリチヤージ用トランジス
タQ5，Q6は、ドレインが電源の高電位線VDに接
続し、ソースがセンス節点Ａ，Ｂにそれぞれ接続
し、ゲート電極がプリチヤージ信号φLで駆動さ
れる。センス用トランジスタQ7，Q8はドレイン
がセンス節点Ａ，Ｂにそれぞれ接続し、ソースが
共通に節点Ｋに接続し、ゲートは互いに他のドレ
インに接続する。又、電流流出用トランジスタ
Q9はドレインとソースがそれぞれ節点Ｋと電源
の低電位線GNDに接続し、ゲート電極がセンス
信号φSで駆動される。更にセンス回路の両側に伸
びるデイジツト線Ｄ，には結合用トランジスタ
Q10の出力領域が接続し、このトランジスタのゲ
ート電極への結合信号φCの駆動でプリチヤージ
時に両デイジツト線が強制的に同電位となる。
第２図は従来の1TR―RAMの動作波形図を示
す。この回路は出力領域をそれぞれセンス節点
Ａ，Ｂに接続したものである。予備読出動作で後
続アドレスの逆情報を読出したのち、ｔ＝０から
ｔ＝φL，φC（OFF）までのプリチヤージ期間にセ
ンス節点Ａ，Ｂは約6Vまで上昇し、デイジツト
線Ｄ，は約3Vまでプリチヤージされる。ここ
での電圧条件は電源電圧が8V、駆動電圧が5.5V
であり、トランジスタは全てゲート闘値が1Vの
Ｎチヤンネル絶縁ゲート型トランジスタである。
プリチヤージの終了時〔ｔ＝φL，φC（off）〕で負
荷容量の大きなデイジツト線Ｄ，のプリチヤー
ジレベルは完全平衡に至らないため、結合用トラ
ンジスタの遮断動動作への移行で開放されたセン
ス節点Ａ，Ｂは飽和状態で動作するトランジスタ
を通してデイジツト線と電荷を送受し、電位を変
化する。別アドレスの逆情報の読出しの履歴のた
めに一方のセンス節点Ａに比してセンス節点Ｂは
デイジツト線からの電子電荷の流入で急速に電
位を下降する。アドレス信号の駆動開始〔ｔ＝
φW，φd（ON）〕でデイジツト線Ｄ，にメモリ
セルとダミーセルの容量素子の順情報の蓄積電荷
がデイジツト線の電位を変化すると、センス節点
Ａはセンス節点Ｂより低電位となり、センス開始
時〔ｔ＝φS（ON）〕に差電圧△Ｖを生じる。デイ
ジツト線Ｄ，の負荷容量をそれぞれ1.2pF、メ
モリセルの容量素子およびダミーセルの容量素子
の容量値をそれぞれ0.12pFおよび0.06pFとすると
き、この差電圧は高々0.15Vとなる。この差電圧
はセンス信号の駆動で増巾され、センス終了時
〔ｔ＝φC，φL（ON）、ｔ＝φW，φd，φS（OFF）〕か
ら再びプリチヤージが開始される。
す。この回路は出力領域をそれぞれセンス節点
Ａ，Ｂに接続したものである。予備読出動作で後
続アドレスの逆情報を読出したのち、ｔ＝０から
ｔ＝φL，φC（OFF）までのプリチヤージ期間にセ
ンス節点Ａ，Ｂは約6Vまで上昇し、デイジツト
線Ｄ，は約3Vまでプリチヤージされる。ここ
での電圧条件は電源電圧が8V、駆動電圧が5.5V
であり、トランジスタは全てゲート闘値が1Vの
Ｎチヤンネル絶縁ゲート型トランジスタである。
プリチヤージの終了時〔ｔ＝φL，φC（off）〕で負
荷容量の大きなデイジツト線Ｄ，のプリチヤー
ジレベルは完全平衡に至らないため、結合用トラ
ンジスタの遮断動動作への移行で開放されたセン
ス節点Ａ，Ｂは飽和状態で動作するトランジスタ
を通してデイジツト線と電荷を送受し、電位を変
化する。別アドレスの逆情報の読出しの履歴のた
めに一方のセンス節点Ａに比してセンス節点Ｂは
デイジツト線からの電子電荷の流入で急速に電
位を下降する。アドレス信号の駆動開始〔ｔ＝
φW，φd（ON）〕でデイジツト線Ｄ，にメモリ
セルとダミーセルの容量素子の順情報の蓄積電荷
がデイジツト線の電位を変化すると、センス節点
Ａはセンス節点Ｂより低電位となり、センス開始
時〔ｔ＝φS（ON）〕に差電圧△Ｖを生じる。デイ
ジツト線Ｄ，の負荷容量をそれぞれ1.2pF、メ
モリセルの容量素子およびダミーセルの容量素子
の容量値をそれぞれ0.12pFおよび0.06pFとすると
き、この差電圧は高々0.15Vとなる。この差電圧
はセンス信号の駆動で増巾され、センス終了時
〔ｔ＝φC，φL（ON）、ｔ＝φW，φd，φS（OFF）〕か
ら再びプリチヤージが開始される。
この従来回路はデイジツト線Ｄ，へのプリチ
ヤージの完全平衡を得るためにはきわめて長時間
を要するため、記憶情報読出しのためのアクセス
時間およびサイクル時間が遅くなる。又、この時
間の短縮のためプリチヤージ時間を短縮するとデ
イジツト線のプリチヤージレベルが不完全平衡と
なるため差電圧が小となり情報検出動作が不安
定・不確実になる。
ヤージの完全平衡を得るためにはきわめて長時間
を要するため、記憶情報読出しのためのアクセス
時間およびサイクル時間が遅くなる。又、この時
間の短縮のためプリチヤージ時間を短縮するとデ
イジツト線のプリチヤージレベルが不完全平衡と
なるため差電圧が小となり情報検出動作が不安
定・不確実になる。
第３図は第１図のこの発明の集積回路の信号波
形図である。プリチヤージ信号φLはプリチヤー
ジ期間に約7Vの高電位にあり、アドレス信号φW
およびダミーアドレス信号φdが高電位になる前
に低電位となる。結合信号φCはアドレス信号の
逆信号であり、アドレス信号φW、ダミーアドレ
ス信号が低電位のときに高電位となつてセンス回
路の両側のデイジツト線を強制的に平衡状態とす
る。又、センス信号φSはアドレス信号より10〜30
ナノ秒遅れて高電位となり、アドレス信号が低電
位となつた直後に低電位になる。
形図である。プリチヤージ信号φLはプリチヤー
ジ期間に約7Vの高電位にあり、アドレス信号φW
およびダミーアドレス信号φdが高電位になる前
に低電位となる。結合信号φCはアドレス信号の
逆信号であり、アドレス信号φW、ダミーアドレ
ス信号が低電位のときに高電位となつてセンス回
路の両側のデイジツト線を強制的に平衡状態とす
る。又、センス信号φSはアドレス信号より10〜30
ナノ秒遅れて高電位となり、アドレス信号が低電
位となつた直後に低電位になる。
第４図は第１図および第３図に示したこの発明
の実施例の動作波形図である。プリチヤージ開始
（ｔ＝０）の直後に結合信号の倒来でデイジツト
線Ｄ，は同電位でプリチヤージされ、これに伴
つてセンス節点Ａ，Ｂも同電位でプリチヤージさ
れる。即ち、プリチヤージ期間に既に平衡状態で
のプリチヤージ動作が行なわれ、別アドレスの読
出動作による逆情報の影響は結合信号の駆動で除
去される。プリチヤージ終了〔ｔ＝φL，φC
（OFF）〕でセンス節点ABの電位はデイジツト線
Ｄ，からの電子電荷の流入で同一電位で下降
し、アドレス信号、ダミーアドレス信号の駆動時
〔ｔ＝φW，φd（ON）〕からメモリセルおよびダミ
ーセルの影響を受けて差電圧△Ｖを得るようにな
る。前述の従来回路と同一条件でこの実施例は
0.4V以上の差電圧を生じる。センス信号の駆動
〔ｔ＝QS（ON）〕で高電位のセンス節点Ｂは、こ
のセンス節点例のデイジツト線の電位となり、
低電位のセンス節点Ａはこのセンス節点側のデイ
ジツト線Ｄと共に電源の低電位（＝OV）まで下
降し、この低電位が情報信号として読み出されて
いるアドレスのメモリセルに書き込まれ、リフレ
ツシユ動作が行なわれる。又、再びプリチヤージ
が開始される前に高電位・低電位が明確に分散さ
れたデイジツト線Ｄ，、もしくはその一方に、
又はセンス節点Ａ，Ｂもしくはその一方に接続す
る読出回路（図示しない）からメモリセルの情報
読出が行なわれ、この後再びプリチヤージが開始
される。1TR―RAMではプリチヤージ期間にダ
ミーセルの容量素子への電荷量が制御され、この
電荷量はワード信号駆動時にメモリセルの情報
“１”および“０”の中間にセンス節点Ｂの変化
が起るように制御される。即ち、上述の説明では
第１図のメモリセルの容量素子C1のトランジス
タ側の節点がOVであるような情報“０”の読出
動作を示したが、情報“１”の読出動作ではこの
センス節点A′の特性を示す。
の実施例の動作波形図である。プリチヤージ開始
（ｔ＝０）の直後に結合信号の倒来でデイジツト
線Ｄ，は同電位でプリチヤージされ、これに伴
つてセンス節点Ａ，Ｂも同電位でプリチヤージさ
れる。即ち、プリチヤージ期間に既に平衡状態で
のプリチヤージ動作が行なわれ、別アドレスの読
出動作による逆情報の影響は結合信号の駆動で除
去される。プリチヤージ終了〔ｔ＝φL，φC
（OFF）〕でセンス節点ABの電位はデイジツト線
Ｄ，からの電子電荷の流入で同一電位で下降
し、アドレス信号、ダミーアドレス信号の駆動時
〔ｔ＝φW，φd（ON）〕からメモリセルおよびダミ
ーセルの影響を受けて差電圧△Ｖを得るようにな
る。前述の従来回路と同一条件でこの実施例は
0.4V以上の差電圧を生じる。センス信号の駆動
〔ｔ＝QS（ON）〕で高電位のセンス節点Ｂは、こ
のセンス節点例のデイジツト線の電位となり、
低電位のセンス節点Ａはこのセンス節点側のデイ
ジツト線Ｄと共に電源の低電位（＝OV）まで下
降し、この低電位が情報信号として読み出されて
いるアドレスのメモリセルに書き込まれ、リフレ
ツシユ動作が行なわれる。又、再びプリチヤージ
が開始される前に高電位・低電位が明確に分散さ
れたデイジツト線Ｄ，、もしくはその一方に、
又はセンス節点Ａ，Ｂもしくはその一方に接続す
る読出回路（図示しない）からメモリセルの情報
読出が行なわれ、この後再びプリチヤージが開始
される。1TR―RAMではプリチヤージ期間にダ
ミーセルの容量素子への電荷量が制御され、この
電荷量はワード信号駆動時にメモリセルの情報
“１”および“０”の中間にセンス節点Ｂの変化
が起るように制御される。即ち、上述の説明では
第１図のメモリセルの容量素子C1のトランジス
タ側の節点がOVであるような情報“０”の読出
動作を示したが、情報“１”の読出動作ではこの
センス節点A′の特性を示す。
又、最近試みられている2TR―RAMでは第１
図のダミーアドレス線とアドレス線とが同一アド
レス線であり、メモリセルとダミーセルとを全く
同一のトランジスタと容量素子とで構成されるた
め、メモリセル内には常に情報“１”“０”もし
くは情報“０”，“１”が蓄積される。この2TR
―RAMへのこの発明の実施は同一差電圧を得る
メモリセルの容量素子の容量値が1/2以下に減少
し、ダミーセルのプリチヤージ時の電荷制御が不
要となるためきわめて動作の安全性と確実性が得
られる。
図のダミーアドレス線とアドレス線とが同一アド
レス線であり、メモリセルとダミーセルとを全く
同一のトランジスタと容量素子とで構成されるた
め、メモリセル内には常に情報“１”“０”もし
くは情報“０”，“１”が蓄積される。この2TR
―RAMへのこの発明の実施は同一差電圧を得る
メモリセルの容量素子の容量値が1/2以下に減少
し、ダミーセルのプリチヤージ時の電荷制御が不
要となるためきわめて動作の安全性と確実性が得
られる。
1TR―RAM、2TR―RAMのいずれにおいて
も発明は従来回路に比してセンス回路両側に伸び
るデイジツト線の平衡が得られるためセンス開始
時のセンス節点の差電圧が大きく、プリチヤージ
時間の短縮においても確実な情報読出が行なわれ
る。この発明によれば従来回路例によるアクセス
時間とサイクル時間の100nSと170nSはそれぞれ
50nSと120nSにまで短縮され、メモリセルの容量
値を1/4にまで減少しても読出可能である。
も発明は従来回路に比してセンス回路両側に伸び
るデイジツト線の平衡が得られるためセンス開始
時のセンス節点の差電圧が大きく、プリチヤージ
時間の短縮においても確実な情報読出が行なわれ
る。この発明によれば従来回路例によるアクセス
時間とサイクル時間の100nSと170nSはそれぞれ
50nSと120nSにまで短縮され、メモリセルの容量
値を1/4にまで減少しても読出可能である。
上にこの発明の実施例につき説明したが、この
発明は必要に応じて追加、変更が容易である。即
ち結合用トランジスタはセンス回路の両側に伸び
る一対のデイジツト線をプリチヤージ時に導電せ
しめるもので、この発明に必須な構成要素である
が、このほか同一の結合信号でゲート電極が駆動
される他のトランジスタを付加し、そのドレイ
ン・ソースをそれぞれ２点のセンス節点に接続す
ることもできる。
発明は必要に応じて追加、変更が容易である。即
ち結合用トランジスタはセンス回路の両側に伸び
る一対のデイジツト線をプリチヤージ時に導電せ
しめるもので、この発明に必須な構成要素である
が、このほか同一の結合信号でゲート電極が駆動
される他のトランジスタを付加し、そのドレイ
ン・ソースをそれぞれ２点のセンス節点に接続す
ることもできる。
第１図はこの発明の一実施例の回路図、第２図
は従来回路の動作波形図、第３図は、第１図の実
施例の駆動信号波形図、第４図は第１図の実施例
の動作波形図である。 図中、１１はアドレス線、１２はダミーアドレ
ス線、Ｄ，はセンス回路の両側に伸びるデイジ
ツト線、Q1はメモリセルのトランジスタ、C1は
メモリセルの容量素子、Q2はダミーセルのトラ
ンジスタ、C2はダミーセルの容量素子、Q3，Q4
はデイジツト線Ｄ，とセンス回路をそれぞれ結
合するトランジスタ、Q10はデイジツト線Ｄ，
を結合するトランジスタである。
は従来回路の動作波形図、第３図は、第１図の実
施例の駆動信号波形図、第４図は第１図の実施例
の動作波形図である。 図中、１１はアドレス線、１２はダミーアドレ
ス線、Ｄ，はセンス回路の両側に伸びるデイジ
ツト線、Q1はメモリセルのトランジスタ、C1は
メモリセルの容量素子、Q2はダミーセルのトラ
ンジスタ、C2はダミーセルの容量素子、Q3，Q4
はデイジツト線Ｄ，とセンス回路をそれぞれ結
合するトランジスタ、Q10はデイジツト線Ｄ，
を結合するトランジスタである。
Claims (1)
- １ 複数のワード線とこれらと交叉する複数のデ
イジツト線との各交叉部に設けられたメモリセル
と、該メモリセルが接続された一対のデイジツト
線に一対の伝達トランジスタを介して一対のセン
ス節点が接続され、センス制御信号に応答してセ
ンス動作を行うセンス回路と、前記一対のデイジ
ツト線に夫々プリチヤージ信号に応答してプリチ
ヤージ電圧を供給するプリチヤージ回路と、前記
伝達トランジスタを介することなく前記一対のデ
イジツト線間に直接接続された出力領域を有する
結合トランジスタとを有し、プリチヤージ時に前
記センス制御信号を止めて前記結合トランジスタ
を導通せしめ、プリチヤージ後前記結合トランジ
スタを非導通にして前記センス制御信号を前記セ
ンス回路に供給するようにしたことを特徴とする
記憶集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101952A JPS60121590A (ja) | 1984-05-21 | 1984-05-21 | 記憶集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101952A JPS60121590A (ja) | 1984-05-21 | 1984-05-21 | 記憶集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51129909A Division JPS5939836B2 (ja) | 1976-10-27 | 1976-10-27 | 記憶集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121590A JPS60121590A (ja) | 1985-06-29 |
| JPH0156475B2 true JPH0156475B2 (ja) | 1989-11-30 |
Family
ID=14314220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101952A Granted JPS60121590A (ja) | 1984-05-21 | 1984-05-21 | 記憶集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121590A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817038B2 (ja) * | 1985-12-16 | 1996-02-21 | 株式会社東芝 | 半導体装置 |
-
1984
- 1984-05-21 JP JP59101952A patent/JPS60121590A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60121590A (ja) | 1985-06-29 |
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