JPH02218090A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体メモリ、特にダイナミック・ランダム
・アクセス・メモリ（Ｄ−ＲＡＭ）に関し、選択された
メモリセルの読み出しを高感度及び高速に行うセンスア
ンプの構成に関するものである。

（ロ）従来の技術 一般に折り返しビット線方式のＤ−ＲＡＭにおいては、
ワード線によって選択されたメモリセルがビット線に接
続され、それによってビット線対に生じた微弱な電位差
をブリップフロップ型のセンスアンプで増幅し信号を読
み出していた。

第７図は、このようなセンスアンプを用いた従来のＤ−
ＲＡＭの回路図である。

図において、メモリセル（１）の配置されたビット線対
ＢＬ、ＢＬにはセンスアンプ（２）と、ビット線イコラ
イズ用のＭＯＳトランジスタ（３）と、ビット線プリチ
ャージ用のＭＯＳトランジスタ（４）（５）が接続され
ている。

センスアンプ（２）は、直列接続されたＮチャンネル型
のＭＯＳトランジスタ（６）とＰチャンネル型のＭＯＳ
トランジスタ（７）と、直列接続されたＮチャンネル型
のＭＯＳトランジスタ（８）とＰチャンネル型のＭＯ５
Ｉ−ランジスタ（９）とから構成され、直列接続された
各々のＭＯＳトランジスタ（６）（７）のゲート及びド
レインとＭＯＳトランジスタ（８）（９）のゲート及び
ドレインが互いにり０ス接続きれ、その接続点がセンス
ノードとして各々ビット線対ＢＬ、ＢＬに接続される。

また、ＭＯＳトランジスタ（６）（８）のソースは共通
接続きれて、センス制御信号ＱＳ　ＩＮで制御されるＭ
Ｏ３Ｉ−ランジスタ（１０）を介して接地され、ＭＯＳ
トランジスタ（７）（９）のソースは共通接続されて、
センス制御信号φ１．で制御されるＭＯ８Ｉ−ランジス
タ（１１）を介して電ＲＶ　ｏ　ｏに接続される。

ビット線イコライズ用のＭＯＳトランジスタ（３）は、
ビット線ＢＬ、ＢＬを短絡して等電位にするものであり
、Ｎチャンネル型で構成され、そのゲートにはプリチャ
ージ信号≠２が印加される。

ビット線プリチャージ用のＭＯＳトランジスタ＜４）（
５）は、スタンバイ時にビット線ＢＬ、ＢＬを一定の電
圧、例えばＶ　Ｄ　ｏ／　２にプリチャージするもので
あり、Ｎチャンネル型で構成され、そのゲートにはプリ
チャージ信号−１が印加きれる。

次に、第７図に示された回路の動作を説明する。ローア
ドレス制御信号ＲＡＳＣ図示せ１’）が”Ｈ”レベルの
間、すなわち、スタンバイ時には、プリチャージ信号φ
、が“Ｈ”レベルにアリ、ＭＯＳトランジスタ（３）（
４）（５）によって、ビットｆｉＢＬ、ＢＬはプリチャ
ージ電圧発生回路（図示せず）によって作成きれたＶ　
ｏ　ｏ／　２に保持されている。また、センスアンプ〈
２）を駆動する共通ラインＳ８及びＳＰも同様にＶｏｏ
／２にプリチャージ諮れる。

ローアドレス制御信号ＲＡＳが“Ｌ”レベルに立ち下が
ると、まず、プリチャージ信号φ、が１Ｌ″レベルにな
り、ＭＯＳトランジスタ（３）（４）（５）はすべてオ
フし、ビットＭＢＬ、ＢＬはフローティングとなる１次
に、ワード線ＷＬの一本が′″Ｈ”レベルになって、メ
モリセル（１）の情報がビット線ＢＬ又はＢＬのいずれ
かに読み出きれると、ビット線ＢＬとＢＬ間にわずかな
電位差が生じる。そして、センス制御信号φ、Ｎが“Ｈ
”レベル、センス制御信号φ５．が“Ｌ”レベルになる
とセンスアンプ（２）のセンス動作が開始され、ビット
線ＢＬと１１の電位差が拡大きれる。

上述のＤ−ＲＡＭは、特開昭６３−１４０４８８号公報
に詳細に記載されている。

（ハ）発明が解決しようとする課題 近年、Ｄ−ＲＡＭの大容量化に伴いメモリセルの小型化
及び高集積化が図られている。このような大容量のＤ−
ＲＡＭに於いては、小型のメモリセルからデータを正確
に読み出すために高感度のセンスアンプが必要となる。

ところが、第７図に示されたセンスアンプを高感度にす
るためには、センスアンプ（２）を構成するＭＯＳトラ
ンジスタ（６）（７）（８）（９）のチャンネル長ＧＬ
を長くしてＭＯ９Ｉ−ランジスタ（６）（７）（８）（
９）の特性をそろえる必要がある。しかし、チャンネル
長ＧＬを長くするとセンス速度が低下する問題がある。

（ニ）課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
所定のゲート長を有し互いにクロス接続された一対のＭ
ＯＳトランジスタを有する高感度センスアンプと、該高
感度センスアンプのＭＯ５トラ〉・ジスタのゲート長よ
り短いゲート長を有し互いにイア０ス接続された一対の
ＭＯＳトランジスタを含む高速センスアンプとを備える
ことにより、ビット線に読み出されたメモリセルの情報
を高感度■ｔつ高速にセンスすることを目的とする。

（ネ）作用 上述の手段によれば、ビット線に読み出されたメモリセ
ルの情報による電位差を高感度センスアンプでセンス増
幅した後、高速センスアンプにより高速にその電位差を
拡大することが可能となる。

また、ビット線と高速センスアンプを直結し、高速セン
スアンプと、高感度センスア〉・ブの間に分離ト・ラン
ジスタを設けることにより、高感度センスアンプからみ
たビット線の容量アンバランスがセンス動作に与える影
響を低減することができる。

更に、ビット線と高感度センスアンプを直結し、高感度
センスアンプと高速センスアンプの間に分離トランジス
タを設けることにより、高感度センスアンプの動作後分
離トランジスタにより両者を分離して高速センスアンプ
を動作することが可能となり、高速センスアンプのセン
ス結果をカラムアドレスデータで高速にアクセスするこ
とができる。

（へ）実施例 第１図は本発明の実施例を示ずＤ−ＲＡＭの回路図であ
る。

一対のビット線ＢＬ、ＢＬとワード線ＷＬ、〜ＷＬｎの
交点には、交互にダイナミックメモリセル（１２）が接
続され、また、ビット線ＢＬ、ＢＬにはプリチャージ用
のＮチャンネルＭＯ８Ｉ−ランジスタ（１３＞（１４）
とイコライズ用のＮチャンネルＭＯＳトランジスタ（１
５）が接続されると共に高感度センスアンプ（１６Ｌ高
速センスアンプ（１７）及びカラム線ＣＬｎによって選
択される選択用のＭＯＳトランジスタ（１８）が接続さ
れる。

ＭＯＳトランジスタ（１３）（Ｌ４）（１５）は、プリ
チャージ信号ｄ、によって制御され、スタンバイ状態に
おいて、ＭＯＳトランジスタ（１３）（１４＞は、ビッ
ト線ＢＬ、ＢＬをプリチャージ電圧ｖ　ｐ　（本実施例
では電源電圧Ｖ０の１／２である）にプリチャージし、
ＭＯＳトランジスタ（１５）は、ビット線ＢＬ、ＢＬを
短絡して等電位にするものである。

高感度センスアンプ（１６）は、ゲートとドレインが互
いにクロス接続されたＮチャンネルのＭＯＳトランジス
タ（１９）（２０）とＰチャンネルのＭＯＳトランジス
タ（２１）（２２）テ構成きれたＣ−ＭＯ３７リツププ
ロツプ型のセンスアンプであり、ＭＯＳトランジスタ（
１９）（２０）のソースとＭＯＳトランジスタ（２１）
（２２）のソースは、各々、センスアンプ駆動線Ｓ　Ｎ
　ｔとＳＰ、に接続される。センスアンプ駆動線ＳＮ、
は、センス制御信号φｓｓｌによって制御されるＮチャ
ンネルＭＯＳトランジスタ（２３）によって接地され、
センスアンプ駆動線ＳＰ、は、センス制御信号φｓｐ＋
によって制御されるＰチャンネルＭＯＳトランジスタ（
２４）によってｔ′ｔＡ電圧Ｖ。、に接続される。また
、センスアンプ駆動線Ｓ　Ｐ　ｒ及びＳＮＩは、スタン
バイ状態では、ビット線ＢＬ、ＢＬと同様にプリチャー
ジ電圧ＶＰにプリチャージされている。

一方、高速センスアンプ（１７）は、高感度センスアン
プ（１６）と同様にＮチャンネルＭＯＳトランジスタ（
２５）（２６）とＰチャンネルＭＯ５トランジスタ（２
７）（２８）で構成され、ＭＯＳトランジスタ（２５）
（２６）（７）　７−　スとＭｏＳトランジスタ（２７
）（２Ｂ）ノソースは、各々センスアンプ駆動ＢＳ、Ｎ
、とＳＰ、に接続される。センスアンプ駆動線ＳＮ、と
ＳＰ、は、センス制御信号−６□と６．□で制御される
ＭＯＳトランジスタ（２９）（３０）に各々接続され、
スタンバイ状態では前述と同様にプリチャージ電圧Ｖ、
にプリチャージされている。

この高感度センスアンプ（１６）と高速センスアンプ＜
１７）の違いは、構成するＭＯＳトランジスタにある。

即ち、高感度センスアンプ（１６）を構成するＭＯＳト
ランジスタ（１９）（２０）（２１）（２２）のゲート
長ＧＬは、長く形成され、高速センスアンプ（１７）を
構成するＭＯＳトランジスタ（２５）（２６）（２７）
（２８）のゲート長ＧＬは短く形成される。具体的には
、本実施例においては、Ｍｏ３トランジスタ（１９）（
２０）（２１）（２２）のゲート長ＧＬは２．０μｒｎ
程度に形成され、ＭＯＳトランジスタ（２５）（２５）
（２７）（２８＞のゲート長ＧＬは１．２μｍ程度に形
成される。従って、ゲート長ＧＬの長いＭｏ５）ランジ
スタ（１９）（２０）（２１）（２２）のオン抵抗は高
くなるため、動作開始時にビット線ＢＬ、ＢＬへ流れ込
む１１Ｌ流及び流れ出す電流がゆるやかになり、センス
アンプ（１６）は高感度となる。また、ゲート長の短い
ＭＯＳトランジスタ（２５）（２６）（２７）（２，８
）のオン抵抗は小さくなるため、動作開始時にビット線
ＢＬ、ＢＬへ流れ込む及び流れ出す電流が急激となり、
センスアンプ（１７）は高速となる。

また、ＭＯＳトランジスタ（２３）（２４）のゲート幅
ＧＷは狭まく、ＭｏＳトランジ、２．　夕（２９）（３
０）＋７）ゲート幅ＧＷは広く形成される。

次に、第１図に示された回路の動作タイミングを第２図
を参照して説明する。

まず、カラムアドレス制御信号ＲＡＳが“Ｌ″レベル立
ち下がると、ブリチャージ信号φＰがＬ”ルベルになる
。これにより、ビット線ＢＬ、ＢＬはブリチ〜−ジを圧
ＶＰにプリチャージされた状態でフローティングとなる
。次に、ローアドレスデータに基づいてワード線ＷＬ、
〜ＷＬｒｈのいずれか一本が”Ｈ”レベルになると、メ
モリセル（１２）がビット線ＢＬ、ＢＬの一方に接続さ
れ、メモリセル（１２）に蓄積された電荷により、バラ
ンスしていたビット線ＢＬとＢＬに電位差が生じる。そ
して、センス制御信号−ＩＰＩとφＩＨ１が同時にＬ”
レベルと″Ｈ′ルベルになると、Ｍｏ８　＋−ランジス
タ（２４）（２３）がオンし、高感度センスアンプ（１
６）のセンス動作が開始される。高感度センスアンプ（
１６〉のセンス動作がある程度進み、ビット線ＢＬとＢ
Ｌの電位差が徐々に拡大した時点で、センス制御信号φ
Ｓ□とｉＳｌが“Ｌ　ＩＩレベルと′Ｈ″レベルになる
。これにより、ＭＯＳトランジスタ（３０）（２９）が
オンし、高速センスアンプ（１７〉が動作を開始し、ビ
ット線ＢＬとＢＬの電位差が急激に拡大する。

以上の動作でメモリセル（１２）に蓄積された情報の読
み出しが完了する。

第３図は、本発明の他の実施例を示す回路図であり、第
１図と同一部分には同一符号を付す、第１図と異なるの
は、ビット線ＢＬ、ＢＬに高速センスアンプ（１７）が
直結され、高感度センスアンプ（１６）は分離用のＭＯ
Ｓトランジスタ（３１）を介して高速センスアンプ（１
７）とビット線ＢＬ、ＢＬに接続される点である。

Ｍｏ８）ランジスタ（３１）は、タイミング信号−１に
よって制御されるが、ＭＯＳトランジスタ（３１）を常
時オン状態とすべく固定電位をゲートに印加しても良い
。

Ｍｏ５ｈランジスタ（３１）を常時オン状態とする場合
の動作タイミングは、第２図と全く同じである。この場
合、ＭＯＳトランジスタ（３１）は、抵抗として働き、
高感度センスアンプ（１６）からみたビット線ＢＬ、Ｂ
Ｌの容量のアンバランスがセンス動作の感度低下を引き
起すのを防止する。即ち、ビット線ＢＬ、ＢＬに容量の
アンバランスがあると、センス動作中のビット線ＢＬ、
ＢＬのチャージとディスチャージによる電圧変化がアン
バランスになるが、ＭＯＳトランジスタ（３１）が抵抗
となることにより、そのアンバランスが高感度センスア
ンプ（１６）に伝わりにくくなる。

ＭＯＳトランジスタ（３１）をタイミング信号φｉで制
御する場合には、そのタイミングは第４図に示す如くな
る。第４図のタイミングはＪｉ以外はすべて第２図のタ
イミングと同一である。タイミング信号φｉは、ワード
線ＷＬ、〜ＷＬｎのいずれか一本が′Ｈ″レベルとなっ
て、ビット線ＢＬ。

ＢＬに電位差が生じた後で、センス制御信号φＳＦＩ及
びφ３，１１によって高感度センスアンプ（１６）が動
作を開始する前に、“Ｌ　Ｉ＋レベルとなる。従って、
高感度センスアンプ（１６）の動作は、ＭＯＳトランジ
スタ（３１）がオフして、高速センスアンプ（１７）及
びビット線ＢＬ、ＥＬと切り離された状態でセンス動作
を行う。これにより、高感度センスアンプ（１６）のセ
ンス動作は、ビット線ＢＬ、ＢＬの容量アンバランスの
影響を全く受けずに、高感度なセンス動作となる。そし
て、センス動作があるｓ度進んで、高１４度センスアン
プ〈１６）のセンス入力端の電位差が拡大した状態で、
タイミング信号≠ｉが″Ｈ”１ノベルとなってＭＯＳト
ランジスタ（３１）がオンすると共に、センス制御信号
≠Ｓ□。

−□、により高速センスアンプ（１７）の動作が開始さ
れる。これにより、ビット線ＢＬ、Ｂ工の電位差は急激
に拡大する。

第５図は本発明の更に他の実り例を示す回路図であり、
第１図と同一部分には同一符号を付す。

第１図と異なることは、高感度センスアンプ（１６）と
高速センスアンプ（１７）を接続するビット線ＢＬ、Ｂ
Ｌにタイミング信号φｊで制御されるＮチャンネルＭＯ
Ｓトランジスタ（３２）を設けた点である。この実施例
は、高速センスアンプ（１７）を分離することによって
、カラムアドレスによるアクセスを高速化するものであ
る。

即ち、第６図のタイミング図に示す如く、高感度センス
アンプ（１６）のセンス動作がある程度進んで、ビット
１ＩｉＢＬ、ＢＬの電位差が拡大した状態で、タイミン
グ信号≠ｊを′″Ｌ”レベルにして、ＭＯＳ）−ランシ
スタ（３２）をオフすると共に、センス制御信号≠１□
、φ１□により高速センスアンプ（１７）を動作開始さ
せるのである。これにより、高速センスアンプ（１７）
はビット線ＢＬ、ＢＬの容量負荷から開放きれ、より高
速のセンス動作が行える。従って、高速センスアンプ（
１７）の動作が終−γすればすぐにカラムアドレスデー
タに基づくカラム線ＣＬｎを一本“Ｈ＋ｔレベルにして
読み出された信号を人出力線Ｉ１０．Ｉ１０に取り出す
ことが可能となる。即ち、高速でカラムアクセスができ
ることになる。

一方、分離された高感度センスアンプ（１６）は動作を
続け、最終的には、時間がかかりながらもセンス動作を
終了し、ビット線ＢＬ、ＢＬｆ）電位差を最大にまで拡
大する。

（ト）発明の効果 上述の如く本発明によれば、高感度センスアンプと高速
センスアンプを独立して設けることにより、各々のセン
スアンプを別々に最適化することが可能となり、高感度
、高速のセンスアンプ回路を実現できる。また、高速セ
ンスアンプと高感度センスアンプとの間に分離トランジ
スタを設けることで、ビット線容量のアンバランスによ
るセンス感度の低下を防止することができる。更に、高
速センスアンプを独立して動作させることにより、カラ
ムアクセス時間を短縮することが可能となる。

また、分離ＭＯＳトランジスタを設けた場合でも、ビッ
ト線にはいずれか一方のセンスアンプが接続されている
ため、従来の分離ＭＯＳトランジスタの如く、ビット線
に伝達される電圧がスレッシＢルド電圧分低下Ｃるのを
防ぐためにゲートにＸＳｔ圧以上の電圧を印加する必要
がなくなる利点もある。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は第１図
に示された回路の動作を示すタイミング図、第３図は本
発明の他の実施例を示す回路図、第４図は第３図に示さ
れた回路の動作を示すタイミング図、第５図は更に他の
実施例を示す回路図、第６図は第５図に示された回路の
動作を示すタイミング図、第７図は従来例を示す回路図
である。 （１２）・・・メモリセル、（１６）・・・高感度セン
スアンプ、（１７）・・・高速センスアンプ。

Claims (3)

【特許請求の範囲】
1. （１）複数のワード線と、 複数のビット線対と、 前記ワード線と前記ビット線対の間に配置されたメモリ
   セルと、 前記ビット線対に各々接続されたセンスアンプ部、 を備えた半導体メモリにおいて、 前記センスアンプ部は、所定のゲート長を有し、互いに
   クロス接続された一対のＭＯＳトランジスタを含む高感
   度センスアンプと 前記高感度センスアンプのＭＯＳトランジスタのゲート
   長より短いゲート長を有し、互いにクロス接続された一
   対のＭＯＳトランジスタを含む高速センスアンプで構成
   されることを特徴とする半導体メモリ。
2. （２）前記高感度センスアンプと前記高速センスアンプ
   の間に、各々を電気的に分離する分離ＭＯＳトランジス
   タが接続されることを特徴とする請求項第１項記載の半
   導体メモリ。
3. （３）前記高感度センスアンプの一対のセンスノードは
   前記ビット線対に直結され、前記高速センスアンプの一
   対のセンスノードは前記分離ＭＯＳトランジスタを介し
   て前記ビット線対に接続されると共に、 前記高速センスアンプのセンスノードと共通入出力線と
   の間にカラムアドレスで選択される選択トランジスタを
   接続することを特徴とする請求項第１項記載の半導体メ
   モリ。