JPS6097449A - 読み出し専用メモリを有する情報処理装置 - Google Patents
読み出し専用メモリを有する情報処理装置Info
- Publication number
- JPS6097449A JPS6097449A JP58203986A JP20398683A JPS6097449A JP S6097449 A JPS6097449 A JP S6097449A JP 58203986 A JP58203986 A JP 58203986A JP 20398683 A JP20398683 A JP 20398683A JP S6097449 A JPS6097449 A JP S6097449A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明ｆｌ−Ｊ：ｔｆｊｌｉみ出し専用メモリ（以後Ｒ
ＯＭと称す）′！ｒ−含むデータ処理装置に関し、とく
にシングルチップマイクロコンピュータと呼ばれ中央処
理装置、入出力装置及びメモリが単一半導体チップ上に
集積化されたものに関する。
ＯＭと称す）′！ｒ−含むデータ処理装置に関し、とく
にシングルチップマイクロコンピュータと呼ばれ中央処
理装置、入出力装置及びメモリが単一半導体チップ上に
集積化されたものに関する。
シングルチップマイクロコンピュータでは半導体集積回
路の製造過程において利用者に専用化されたプログラム
がチップ上のメモリ（ＲＯＭ）に書き込まれる。そして
このＲＯＭＫ：書き込まれた記憶情報のチェックは集積
回路チップの外部よりＲＯＭのアドレス情報を入力して
アクセスされたＲＯＭ情報をチップ外部に出力させて行
なっていた。従って、アドレス情報加するだけで何人に
も容易にＲＯＭ情報がわかるため、プログラム情報の機
密保持の面で大きな問題があった。
路の製造過程において利用者に専用化されたプログラム
がチップ上のメモリ（ＲＯＭ）に書き込まれる。そして
このＲＯＭＫ：書き込まれた記憶情報のチェックは集積
回路チップの外部よりＲＯＭのアドレス情報を入力して
アクセスされたＲＯＭ情報をチップ外部に出力させて行
なっていた。従って、アドレス情報加するだけで何人に
も容易にＲＯＭ情報がわかるため、プログラム情報の機
密保持の面で大きな問題があった。
本発明は第３背にプログラム内容が知れることなくその
チェックができるようにした情報処理装置を提供するこ
とである〇 〔発明の構成〕 シングルチップマイクロコンピュータは内部でＲＯＭプ
ログラムを実行し外部に対してこれを出力する必要が無
いことに着目し、本発明はプログラムを知った者が外部
から情報全入力し、これとＲＯＭの内容とをチップ上で
比較判定する手段を設けたことをｌＣイ徴とする。
チェックができるようにした情報処理装置を提供するこ
とである〇 〔発明の構成〕 シングルチップマイクロコンピュータは内部でＲＯＭプ
ログラムを実行し外部に対してこれを出力する必要が無
いことに着目し、本発明はプログラムを知った者が外部
から情報全入力し、これとＲＯＭの内容とをチップ上で
比較判定する手段を設けたことをｌＣイ徴とする。
本発明によれば、ＲＯＭ内容全チップ外に出力すること
なくチップ」二でこれ全チェ・ツクできるため、第３者
に対する機密保護は万全である。しかし、内容をみてチ
ェックせずとも、比較結果だけでよいので内容チェック
作業も非常１ｃＩｆｆｉ単でよい。
なくチップ」二でこれ全チェ・ツクできるため、第３者
に対する機密保護は万全である。しかし、内容をみてチ
ェックせずとも、比較結果だけでよいので内容チェック
作業も非常１ｃＩｆｆｉ単でよい。
第１図は本発明の−・実施例のデータ処理装置の構成を
示すブロック線図である。川】図において、１００はデ
ータ処理装置、１０１はＲＯＭ、１０２はアドレス指定
部、１０３は比較部、１０４は判定部、１０５〜１１１
は信号及び情報の転送線全示すＯ信号】０５はアドレス
指定開始信号、信号】０６ははアドレス指定終了信号、
情報】０７はアドレス指定情報、情報１０８はＲＯＭ記
憶情報、情報１０９は比較入力情報、信号１１０は比較
結果信号、信号１】】は判定終了信号を示す。アドレス
指定部１０２はＲＯＭｌ０Ｉのアドレス情報５０７、ア
ドレス指定終了信号１０６を発生する・比較部１０３は
ＲＯＭｌ０Ｉの記憶情報１０８と比較入力情報１０９と
全比較し結果信号１１０を出力する０判定部１０４はア
ドレス指定開始信号１０５とアドレス指定終了信号１０
６と比較結果信号１１０に基づき判定終了信号１１１を
出力する。
示すブロック線図である。川】図において、１００はデ
ータ処理装置、１０１はＲＯＭ、１０２はアドレス指定
部、１０３は比較部、１０４は判定部、１０５〜１１１
は信号及び情報の転送線全示すＯ信号】０５はアドレス
指定開始信号、信号】０６ははアドレス指定終了信号、
情報】０７はアドレス指定情報、情報１０８はＲＯＭ記
憶情報、情報１０９は比較入力情報、信号１１０は比較
結果信号、信号１】】は判定終了信号を示す。アドレス
指定部１０２はＲＯＭｌ０Ｉのアドレス情報５０７、ア
ドレス指定終了信号１０６を発生する・比較部１０３は
ＲＯＭｌ０Ｉの記憶情報１０８と比較入力情報１０９と
全比較し結果信号１１０を出力する０判定部１０４はア
ドレス指定開始信号１０５とアドレス指定終了信号１０
６と比較結果信号１１０に基づき判定終了信号１１１を
出力する。
以下、本回路の動作を説明する。アドレス指定開始信号
１０５が発生するときアドレス指定部１０２に開始アド
レスｆｉｔ ’ｆ：設定し判定部１０４に判定結果一致
に対応する状態を設定しアドレス指定情報３０７を介し
てＲＯＭｌ０Ｉ ？アドレス指定する。ＲＯＭ１０１は
前記アドレスの記憶情報を情報転送線１０８ｆ介し比較
部１０３に転送する。他方データ処理装置ｌα）の外部
より入力した比較入力情＋１１１０９は比較部１０３に
入力され、前記ＲＯＭｌ０Ｉからの記憶情報１０８と比
較され、一致しない場合に比較部１０３は比較結果信号
１１１発生し判定手段】０４へ伝える・ここでアドレス
指定部１０２はアドレス情報を順次更新し、前記更新に
同期して入力する比較情報１０９′ｆｔ変化させ比較部
１０３にて連続的に比較する。判定部１０４は前記比較
結果信号１１０が発生するとき判定結果不一致に対応す
る状態に変化し、アドレス指定部］０２からのアドレス
指定終了信号１０６が発生するとき前記１′０定結果の
状態を判定終了信号】１１として出力する口 つまり、第１図実施例のデータ処理装置では、外部から
比較情報とアドレス指定開始信号と全入力し、データ処
理装置内部でアドレス指定ＩＷ報を更新し、前記比較入
力情報とアドレス指定に基＜ＲＯＭ記憶情報とを連続的
に比較しアドレス指定路ｒ番地まで一致がとれた。すみ
合に一致判定の信号が出力される。
１０５が発生するときアドレス指定部１０２に開始アド
レスｆｉｔ ’ｆ：設定し判定部１０４に判定結果一致
に対応する状態を設定しアドレス指定情報３０７を介し
てＲＯＭｌ０Ｉ ？アドレス指定する。ＲＯＭ１０１は
前記アドレスの記憶情報を情報転送線１０８ｆ介し比較
部１０３に転送する。他方データ処理装置ｌα）の外部
より入力した比較入力情＋１１１０９は比較部１０３に
入力され、前記ＲＯＭｌ０Ｉからの記憶情報１０８と比
較され、一致しない場合に比較部１０３は比較結果信号
１１１発生し判定手段】０４へ伝える・ここでアドレス
指定部１０２はアドレス情報を順次更新し、前記更新に
同期して入力する比較情報１０９′ｆｔ変化させ比較部
１０３にて連続的に比較する。判定部１０４は前記比較
結果信号１１０が発生するとき判定結果不一致に対応す
る状態に変化し、アドレス指定部］０２からのアドレス
指定終了信号１０６が発生するとき前記１′０定結果の
状態を判定終了信号】１１として出力する口 つまり、第１図実施例のデータ処理装置では、外部から
比較情報とアドレス指定開始信号と全入力し、データ処
理装置内部でアドレス指定ＩＷ報を更新し、前記比較入
力情報とアドレス指定に基＜ＲＯＭ記憶情報とを連続的
に比較しアドレス指定路ｒ番地まで一致がとれた。すみ
合に一致判定の信号が出力される。
第１図の実施例の比較部１０３と判定部１０４について
回路構成ケ示して説明する。第２図は比較部】０３の論
Ｊ１■回路図づ２００〜２０７は比較回路、２０８は比
較出力回路、情報Ａ。〜７はＲＯＭからの記憶情報、情
報ＢＯ〜、は比較入力情報、信号２０９は比較結果出力
を示す。比較回路２００〜２０７は各々情報へ〇〜７と
情報８０〜γを入力としてその排他的論理Ｆ口信号を出
力する。比較出力回路２０８は比較回路２００〜２０７
から出力される信号の論理和をとる。本比較部はＲＯＭ
の記憶情報Ａｏ〜丁と比較入力情報Ｂ０〜フとを比較回
路２００〜２０７によシ排他的論理和をとり、結果が不
一致のときつまシいずれかの比較回路出力が“ＩＭの場
合には比較出力回路２０８で論理和がとられ、比較結果
信号２０９が′１″ となり、比較回路２００〜２０７
全てにおいて比較情報が一致している場合には比較結果
信号２０９が′０”となる。ゆえにＲＯＭ記憶情報と外
部より入力した比較入力情報とを比較することによシネ
一致の場合にはその意を示す信号２０９を判定部に出力
する機能を有する。第３図は判定部１０４の論理回路で
３（ｌｌｉ″ｔ−１’ｌｌ定回路、３０２．３０３ｉｄ
判定終了回路、３０４〜３０８は信号または転送線を示
す。信号３０５はアドレス指定開始信号、信号３０６は
比較結果信号、１バ号３０４はアドレス指定終了信号、
信号３０７１−ｊ判定終了信号、信号３０８は判定終了
不一致信号であシ、判定回路３０］はアドレス指定開始
信号３（）５と比較結果信号３０６’）基に判定状態を
記憶するセットリセットフリップフロッグ（以後Ｒ８−
Ｆ／Ｆと称す）、判定終了回路３０２，３０３はアドレ
ス指定終了情報３０４と判定回路３０１の出方を基に各
々判定終了信号３０７と判定終了不一致信号３０８を出
力する・第３図の判定部ではアドレス指定開始信号３０
５が発生するとき判定回路３０１のＲ８−Ｆ／Ｆがセッ
トされ、比較結果信号３０６が発生することなく順次ア
ドレスと比較情報を更新しアドレス指定終了となったと
きアドレス指定終了信号３０４が発生し前記Ｒ８−Ｆ／
Ｆの出カＱカ＠１″、つまシアドレス終了番地までＲＯ
Ｍの情報と比較情報が一致しているならば判定終了回路
３０２の論理積出力が１”となシ判定終了信号３０７を
出力する。他方比較情報とＲＯＭの情報が不一致の場合
、比較部から比較結果信号３０６が発生され、判定回路
３ｏｌのＲ８−Ｆ／Ｆ がリセットされ、出力Ｑが′１
″、出力Ｑが＠ Ｏｊ！となるため判定終了回路３０３
の論理積がｌ”とな夛判定終了不一致信号３０８を出力
する。尚、第１図実施例のアドレス指定部１０２はＲＯ
Ｍ１０１のアドレス情報を発生するためのカウンタであ
り一定の時間毎に発生するアドレス値ヲ更新する。ここ
でカウンタをアドレス指定終了番地からカウントアツプ
するとオーバーフロー信号が発生されるため、該オーバ
ーフロー信号全アドレス指定終了信号３０４として判定
終了回路３０２，３０３へ入力している。実施例では記
憶情報判定を開始してＲＯＭ情報と入力する比較情報が
一致しなければ判定の途中で前記判定回路３０１のＲＳ
−Ｆ／Ｆがリセットされた状態でアドレス指定終了番
地まで比較を続けすべての比較が終了した時点ではじめ
て判定結果を判定終了信号として出力する。ゆえにデー
タ処理装置のＲＯＭ情報を知る者にとっては順次比較す
べき情報全入力するだけで目的とする情報が正しくＲＯ
Ｍに記憶されているか否かを容易に判定できる。しかし
ＲＯＭ情報を知らない者が記憶情報を知ろうとする場合
には入力する比較情報とそのシーケンス全てについて試
みる必要があり、その読み出しのために多大な時間を要
するから、本実施例は機密保護手段としては優秀である
◎ 例えばＲＯＭ内容の一語が８ビツトであるとすると一語
は２５６個の情報全もつことができる。
回路構成ケ示して説明する。第２図は比較部】０３の論
Ｊ１■回路図づ２００〜２０７は比較回路、２０８は比
較出力回路、情報Ａ。〜７はＲＯＭからの記憶情報、情
報ＢＯ〜、は比較入力情報、信号２０９は比較結果出力
を示す。比較回路２００〜２０７は各々情報へ〇〜７と
情報８０〜γを入力としてその排他的論理Ｆ口信号を出
力する。比較出力回路２０８は比較回路２００〜２０７
から出力される信号の論理和をとる。本比較部はＲＯＭ
の記憶情報Ａｏ〜丁と比較入力情報Ｂ０〜フとを比較回
路２００〜２０７によシ排他的論理和をとり、結果が不
一致のときつまシいずれかの比較回路出力が“ＩＭの場
合には比較出力回路２０８で論理和がとられ、比較結果
信号２０９が′１″ となり、比較回路２００〜２０７
全てにおいて比較情報が一致している場合には比較結果
信号２０９が′０”となる。ゆえにＲＯＭ記憶情報と外
部より入力した比較入力情報とを比較することによシネ
一致の場合にはその意を示す信号２０９を判定部に出力
する機能を有する。第３図は判定部１０４の論理回路で
３（ｌｌｉ″ｔ−１’ｌｌ定回路、３０２．３０３ｉｄ
判定終了回路、３０４〜３０８は信号または転送線を示
す。信号３０５はアドレス指定開始信号、信号３０６は
比較結果信号、１バ号３０４はアドレス指定終了信号、
信号３０７１−ｊ判定終了信号、信号３０８は判定終了
不一致信号であシ、判定回路３０］はアドレス指定開始
信号３（）５と比較結果信号３０６’）基に判定状態を
記憶するセットリセットフリップフロッグ（以後Ｒ８−
Ｆ／Ｆと称す）、判定終了回路３０２，３０３はアドレ
ス指定終了情報３０４と判定回路３０１の出方を基に各
々判定終了信号３０７と判定終了不一致信号３０８を出
力する・第３図の判定部ではアドレス指定開始信号３０
５が発生するとき判定回路３０１のＲ８−Ｆ／Ｆがセッ
トされ、比較結果信号３０６が発生することなく順次ア
ドレスと比較情報を更新しアドレス指定終了となったと
きアドレス指定終了信号３０４が発生し前記Ｒ８−Ｆ／
Ｆの出カＱカ＠１″、つまシアドレス終了番地までＲＯ
Ｍの情報と比較情報が一致しているならば判定終了回路
３０２の論理積出力が１”となシ判定終了信号３０７を
出力する。他方比較情報とＲＯＭの情報が不一致の場合
、比較部から比較結果信号３０６が発生され、判定回路
３ｏｌのＲ８−Ｆ／Ｆ がリセットされ、出力Ｑが′１
″、出力Ｑが＠ Ｏｊ！となるため判定終了回路３０３
の論理積がｌ”とな夛判定終了不一致信号３０８を出力
する。尚、第１図実施例のアドレス指定部１０２はＲＯ
Ｍ１０１のアドレス情報を発生するためのカウンタであ
り一定の時間毎に発生するアドレス値ヲ更新する。ここ
でカウンタをアドレス指定終了番地からカウントアツプ
するとオーバーフロー信号が発生されるため、該オーバ
ーフロー信号全アドレス指定終了信号３０４として判定
終了回路３０２，３０３へ入力している。実施例では記
憶情報判定を開始してＲＯＭ情報と入力する比較情報が
一致しなければ判定の途中で前記判定回路３０１のＲＳ
−Ｆ／Ｆがリセットされた状態でアドレス指定終了番
地まで比較を続けすべての比較が終了した時点ではじめ
て判定結果を判定終了信号として出力する。ゆえにデー
タ処理装置のＲＯＭ情報を知る者にとっては順次比較す
べき情報全入力するだけで目的とする情報が正しくＲＯ
Ｍに記憶されているか否かを容易に判定できる。しかし
ＲＯＭ情報を知らない者が記憶情報を知ろうとする場合
には入力する比較情報とそのシーケンス全てについて試
みる必要があり、その読み出しのために多大な時間を要
するから、本実施例は機密保護手段としては優秀である
◎ 例えばＲＯＭ内容の一語が８ビツトであるとすると一語
は２５６個の情報全もつことができる。
ＲＯＭ容量が８語で−Ｍｌの、虎み出し時間に１０μ秒
必要とするならばＲＯＭの情報全解読する−までに必要
とする時間は２５Ｇ’Ｘ ＩＯＸ １０’秒であり、年
間に換算すると約５８万年となる。ここでデータ処理装
置＊７：に内蔵されるＲＯＭ容量を工１０００語以上で
あり、その記↑１は１１ｖ報全知らない者が記１．は１
ｉｆ報を知ろうとすることは実際ＶＣは不可能である。
必要とするならばＲＯＭの情報全解読する−までに必要
とする時間は２５Ｇ’Ｘ ＩＯＸ １０’秒であり、年
間に換算すると約５８万年となる。ここでデータ処理装
置＊７：に内蔵されるＲＯＭ容量を工１０００語以上で
あり、その記↑１は１１ｖ報全知らない者が記１．は１
ｉｆ報を知ろうとすることは実際ＶＣは不可能である。
以上本発明によればデータ処理袋数のＲＯＭ記憶情報全
外部に出力することなく正しくＲＯＭに情報が記憶され
ていることを判定でき、記憶情報を読み出しにくい、つ
まりＩｔＯＭ内容の盗用が容易でない効果がｉｌられ、
機密保持機能の向上を計ることができる。
外部に出力することなく正しくＲＯＭに情報が記憶され
ていることを判定でき、記憶情報を読み出しにくい、つ
まりＩｔＯＭ内容の盗用が容易でない効果がｉｌられ、
機密保持機能の向上を計ることができる。
第１図は本発明の一実施例のブロック構成南、第２図は
第１図の実施例の比較部の回路構成図、第３図は第１図
の実施例の判定部の回路構成図である◎ １００・・・・・・データ処理装置、１（１１・・・・
・・ＲＯＭ。 ］０２・川・・アドレス指定部、１ｏ３・・・・・・比
較部、１０４・・・・・・判定部、１０５・・・・・・
アドレス指定開始信号、１０６・・・・・・アドレス指
定終了信号、１０７・川・・アドレス情報、１０８・・
・・・・ＲＯＭ記憶情報、１０９・・・・・・比較大刀
１８報、１１０・・・・・・比較結果信号、１１１・・
・・・・判定終了信号、２００〜２０７・・川・比較回
路、Ａｏ〜７・・−・・ＲＯＭ記憶情報、２０８・・団
・比較出力回路、Ｂ０〜．・・・・・・比較入力情報、
２０９・・・・・・比較結果信号、３０１・・・・・・
判定回路、３０２．３０３・旧・・判定終了回路、３０
４・・・アドレス指定終了信号、３０５・・川・アドレ
ス指定開始信号、３０６・・・・・・比較結果信号、３
０７・・団・判定終了信号、３０８・・・・・・判定終
了不一致信号。 代理人 弁理士 内 原 音 ィ６１？２ ノ ■８〈） 第 ２ 拓
第１図の実施例の比較部の回路構成図、第３図は第１図
の実施例の判定部の回路構成図である◎ １００・・・・・・データ処理装置、１（１１・・・・
・・ＲＯＭ。 ］０２・川・・アドレス指定部、１ｏ３・・・・・・比
較部、１０４・・・・・・判定部、１０５・・・・・・
アドレス指定開始信号、１０６・・・・・・アドレス指
定終了信号、１０７・川・・アドレス情報、１０８・・
・・・・ＲＯＭ記憶情報、１０９・・・・・・比較大刀
１８報、１１０・・・・・・比較結果信号、１１１・・
・・・・判定終了信号、２００〜２０７・・川・比較回
路、Ａｏ〜７・・−・・ＲＯＭ記憶情報、２０８・・団
・比較出力回路、Ｂ０〜．・・・・・・比較入力情報、
２０９・・・・・・比較結果信号、３０１・・・・・・
判定回路、３０２．３０３・旧・・判定終了回路、３０
４・・・アドレス指定終了信号、３０５・・川・アドレ
ス指定開始信号、３０６・・・・・・比較結果信号、３
０７・・団・判定終了信号、３０８・・・・・・判定終
了不一致信号。 代理人 弁理士 内 原 音 ィ６１？２ ノ ■８〈） 第 ２ 拓
Claims (1)
- 読み出しｑ用メモリ全同一チツブ上に有するデータ処理
装置において、チップ外部からのデータを入力するデー
タ入力バスと前記読み出し専用メモリとを比較部の夫々
の入力端に接続し、前記データ入力バス上のデータと前
記読み出し専用メモリの記憶情報とを比較することによ
って前記読み出し専用メモリの記憶情報をチェックする
ようにしたことを／ｌＩｆ徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203986A JPS6097449A (ja) | 1983-10-31 | 1983-10-31 | 読み出し専用メモリを有する情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203986A JPS6097449A (ja) | 1983-10-31 | 1983-10-31 | 読み出し専用メモリを有する情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097449A true JPS6097449A (ja) | 1985-05-31 |
| JPH0156480B2 JPH0156480B2 (ja) | 1989-11-30 |
Family
ID=16482890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203986A Granted JPS6097449A (ja) | 1983-10-31 | 1983-10-31 | 読み出し専用メモリを有する情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097449A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118933A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | シングルチップマイクロコンピュータ |
| JPH04168700A (ja) * | 1990-10-31 | 1992-06-16 | Sharp Corp | 集積回路装置 |
| JPH04219823A (ja) * | 1990-03-09 | 1992-08-10 | Gold Star Electron Co Ltd | Ｒｏｍデータの保護方法及び装置 |
-
1983
- 1983-10-31 JP JP58203986A patent/JPS6097449A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118933A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | シングルチップマイクロコンピュータ |
| JPH04219823A (ja) * | 1990-03-09 | 1992-08-10 | Gold Star Electron Co Ltd | Ｒｏｍデータの保護方法及び装置 |
| JPH04168700A (ja) * | 1990-10-31 | 1992-06-16 | Sharp Corp | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0156480B2 (ja) | 1989-11-30 |
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