JPH0156575B2 - - Google Patents
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- Publication number
- JPH0156575B2 JPH0156575B2 JP56176226A JP17622681A JPH0156575B2 JP H0156575 B2 JPH0156575 B2 JP H0156575B2 JP 56176226 A JP56176226 A JP 56176226A JP 17622681 A JP17622681 A JP 17622681A JP H0156575 B2 JPH0156575 B2 JP H0156575B2
- Authority
- JP
- Japan
- Prior art keywords
- gain
- level
- circuit
- average level
- reference levels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
Landscapes
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明は、データ伝送システム等において受信
信号レベルを一定振幅にするための自動利得制御
回路に関する。
信号レベルを一定振幅にするための自動利得制御
回路に関する。
音声帯域の電話回線を用いたデータ伝送等で
は、加入者線による信号の減衰が回線接続毎に変
化するため、データ受信装置の初段に受信信号レ
ベルを一定にするための自動利得制御（AGC）
回路を設ける必要がある。最近は、音声帯域の電
話回線用変復調装置（モデム）は、半導体技術の
進歩によりデイジタルLSI、マイクロプロセサ等
で構成される傾向にあり、AGC回路へもデイジ
タル信号処理技術が適用され始めている。しかし
ながら、デイジタル化されたAGC回路ではアナ
ログ形AGC回路と比べて、無調整で安定動作が
得られる反面、利得の設定がデイスクリートつま
りステツプ的になるため、単一の基準レベルで受
信信号レベルを判定し、それに基いて利得の制御
を行なうと、基準レベルを境として利得の最小ス
テツプで利得が振動して雑音を発生させる。この
ためデイジタル化AGC回路は、アナログAGC回
路に比べ性能が劣化するという欠点を有してい
た。
は、加入者線による信号の減衰が回線接続毎に変
化するため、データ受信装置の初段に受信信号レ
ベルを一定にするための自動利得制御（AGC）
回路を設ける必要がある。最近は、音声帯域の電
話回線用変復調装置（モデム）は、半導体技術の
進歩によりデイジタルLSI、マイクロプロセサ等
で構成される傾向にあり、AGC回路へもデイジ
タル信号処理技術が適用され始めている。しかし
ながら、デイジタル化されたAGC回路ではアナ
ログ形AGC回路と比べて、無調整で安定動作が
得られる反面、利得の設定がデイスクリートつま
りステツプ的になるため、単一の基準レベルで受
信信号レベルを判定し、それに基いて利得の制御
を行なうと、基準レベルを境として利得の最小ス
テツプで利得が振動して雑音を発生させる。この
ためデイジタル化AGC回路は、アナログAGC回
路に比べ性能が劣化するという欠点を有してい
た。
本発明は、このような従来の問題点に鑑みなさ
れたもので、利得の振動の生じない高性能のデイ
ジタル化されたAGC回路を提供する事を目的と
している。
れたもので、利得の振動の生じない高性能のデイ
ジタル化されたAGC回路を提供する事を目的と
している。
本発明に係る自動利得制御回路は、入力アナロ
グ信号の振幅を変化させる利得可変回路の出力信
号をＡ／Ｄ変換回路によりデイジタル信号に変換
した後、その出力信号に含まれる直流成分を直流
除去フイルタで除去し、更にその出力信号の平均
レベルを少なくとも２つの基準レベルと比較して
判定し、この判定結果に基づいて、平均レベルが
少なくとも２つの基準レベルのうちの大きい方の
基準レベルより大きいときは利得を下げ、小さい
方の基準レベルより小さいときは利得を上げ、こ
れら２つの基準レベルの間にあるときは利得を一
定に保つように、利得可変回路の利得を制御する
ようにしたものである。
グ信号の振幅を変化させる利得可変回路の出力信
号をＡ／Ｄ変換回路によりデイジタル信号に変換
した後、その出力信号に含まれる直流成分を直流
除去フイルタで除去し、更にその出力信号の平均
レベルを少なくとも２つの基準レベルと比較して
判定し、この判定結果に基づいて、平均レベルが
少なくとも２つの基準レベルのうちの大きい方の
基準レベルより大きいときは利得を下げ、小さい
方の基準レベルより小さいときは利得を上げ、こ
れら２つの基準レベルの間にあるときは利得を一
定に保つように、利得可変回路の利得を制御する
ようにしたものである。
従つて、本発明によれば前記平均レベルが任意
の２つの基準レベルの間に収束した段階で利得が
一定となるので、利得の振動が生ずることはな
く、安定なAGC動作を達成することができる。
の２つの基準レベルの間に収束した段階で利得が
一定となるので、利得の振動が生ずることはな
く、安定なAGC動作を達成することができる。
以下、図面を参照して本発明の一実施例を説明
する。
する。
第１図は本発明の一実施例を示したもので、入
力端子１には例えばデータ受信装置の受信信号の
ようなアナログ信号が入力される。この入力アナ
ログ信号は外部からの制御により利得が変化する
利得可変回路２で振幅制御された後、Ａ／Ｄ変換
回路３でデイジタル信号に変換されてデイジタル
演算回路４に与えられる。すなわち、Ａ／Ｄ変換
回路３の出力信号はデイジタルフイルタにより構
成された直流除去フイルタ５によつてＡ／Ｄ変換
回路３で生じた直流分を除去された後、AGC回
路の後段に配置された復調回路等のデイジタル信
号処理回路へ出力端子６を介して出力されるとと
もに、絶対値回路７とデイジタルフイルタにより
構成された低域通過フイルタ８とからなる平均レ
ベル検出手段により、その平均レベルが検出され
る。低域通過フイルタ８の出力は異なる基準レベ
ルl1，l2が与えられた２つのレベル比較回路９1，
９2からなるレベル判定回路１０でレベル判定さ
れ、その判定結果が利得制御手段である制御信号
発生回路１１に与えられる。制御信号発生回路１
１は上記判定結果に基き、利得可変回路２の利得
をステツプ的に制御するための制御信号を発生す
る。
力端子１には例えばデータ受信装置の受信信号の
ようなアナログ信号が入力される。この入力アナ
ログ信号は外部からの制御により利得が変化する
利得可変回路２で振幅制御された後、Ａ／Ｄ変換
回路３でデイジタル信号に変換されてデイジタル
演算回路４に与えられる。すなわち、Ａ／Ｄ変換
回路３の出力信号はデイジタルフイルタにより構
成された直流除去フイルタ５によつてＡ／Ｄ変換
回路３で生じた直流分を除去された後、AGC回
路の後段に配置された復調回路等のデイジタル信
号処理回路へ出力端子６を介して出力されるとと
もに、絶対値回路７とデイジタルフイルタにより
構成された低域通過フイルタ８とからなる平均レ
ベル検出手段により、その平均レベルが検出され
る。低域通過フイルタ８の出力は異なる基準レベ
ルl1，l2が与えられた２つのレベル比較回路９1，
９2からなるレベル判定回路１０でレベル判定さ
れ、その判定結果が利得制御手段である制御信号
発生回路１１に与えられる。制御信号発生回路１
１は上記判定結果に基き、利得可変回路２の利得
をステツプ的に制御するための制御信号を発生す
る。
このAGC回路の動作を第２図を用いて説明す
る。第２図ａは基準レベルを１つしか持たない従
来のデイジタル化AGC回路の動作を示し、ｂは
２つの基準レベルl1，l2を有する本発明実施例の
AGC回路の動作を示している。
る。第２図ａは基準レベルを１つしか持たない従
来のデイジタル化AGC回路の動作を示し、ｂは
２つの基準レベルl1，l2を有する本発明実施例の
AGC回路の動作を示している。
第２図ａの場合、検出された平均レベル２１は
時刻t0において基準レベルｌより上にあるから、
利得可変回路の利得を下げる様な制御信号が出力
され、時刻t1で検出される平均レベルは時刻t0で
のレベルよりも小さくなる。時刻t1での平均レベ
ルは基準レベルｌよりもまだ上にあるため、さら
に時刻t2で平均レベルが下つて、基準レベルｌよ
りも下のレベルとなる。したがつて、今度は利得
可変回路の利得を上げる制御信号が出力され、時
刻t3では、平均レベルが基準レベルより上のレベ
ルとなる。この様に基準レベルを１つしか持たな
い従来のデイジタル化AGC回路では、基準レベ
ルを中心として利得の最小制御ステツプで平均レ
ベルがステツプ的に振動する事になり、このレベ
ル変化がデイジタル化AGC回路で新たに発生し
た雑音となつて、出力される事になる。
時刻t0において基準レベルｌより上にあるから、
利得可変回路の利得を下げる様な制御信号が出力
され、時刻t1で検出される平均レベルは時刻t0で
のレベルよりも小さくなる。時刻t1での平均レベ
ルは基準レベルｌよりもまだ上にあるため、さら
に時刻t2で平均レベルが下つて、基準レベルｌよ
りも下のレベルとなる。したがつて、今度は利得
可変回路の利得を上げる制御信号が出力され、時
刻t3では、平均レベルが基準レベルより上のレベ
ルとなる。この様に基準レベルを１つしか持たな
い従来のデイジタル化AGC回路では、基準レベ
ルを中心として利得の最小制御ステツプで平均レ
ベルがステツプ的に振動する事になり、このレベ
ル変化がデイジタル化AGC回路で新たに発生し
た雑音となつて、出力される事になる。
これに対し、第１図のAGC回路の動作は、第
２図ｂに示すように平均レベル２２は時刻t0、t1
では上の基準レベルl1と比較されて基準レベルl1
に近づき、時刻t2で基準レベルl1とl2との間に入
る。今、制御信号発生回路１１による利得可変回
路２の利得制御を、平均レベル２２が基準レベル
l1より上にあるとき利得を下げ、l2より下にある
とき利得を上げ、さらに、基準レベルl1とl2との
間にあるときは利得を変化させない様にすれば、
第２図ｂに示される如く、受信信号の平均信号レ
ベルは時刻t2以降、一定値となり、従来のデイジ
タル化AGC回路に見られるステツプ的な振動は
生じなくなる。
２図ｂに示すように平均レベル２２は時刻t0、t1
では上の基準レベルl1と比較されて基準レベルl1
に近づき、時刻t2で基準レベルl1とl2との間に入
る。今、制御信号発生回路１１による利得可変回
路２の利得制御を、平均レベル２２が基準レベル
l1より上にあるとき利得を下げ、l2より下にある
とき利得を上げ、さらに、基準レベルl1とl2との
間にあるときは利得を変化させない様にすれば、
第２図ｂに示される如く、受信信号の平均信号レ
ベルは時刻t2以降、一定値となり、従来のデイジ
タル化AGC回路に見られるステツプ的な振動は
生じなくなる。
本発明によれば、Ａ／Ｄ変換後の出力信号に含
まれる直流成分を直流除去フイルタで除去した後
に、その平均レベルを検出してAGCを行なうの
で、Ａ／Ｄ変換時における０レベルの誤差は上記
直流除去フイルタで全て除去され、最終的に正確
な０レベルを基準とした信号が得られる。しか
も、この発明によれば、Ａ／Ｄ変換の際にデイジ
タル信号に発生する直流成分が直流除去フイルタ
により除去されるので、振幅値を反映した正確な
平均レベルの検出が可能であり、この結果、極め
て安定したAGCが可能になるという格別の効果
を奏する。
まれる直流成分を直流除去フイルタで除去した後
に、その平均レベルを検出してAGCを行なうの
で、Ａ／Ｄ変換時における０レベルの誤差は上記
直流除去フイルタで全て除去され、最終的に正確
な０レベルを基準とした信号が得られる。しか
も、この発明によれば、Ａ／Ｄ変換の際にデイジ
タル信号に発生する直流成分が直流除去フイルタ
により除去されるので、振幅値を反映した正確な
平均レベルの検出が可能であり、この結果、極め
て安定したAGCが可能になるという格別の効果
を奏する。
なお、第１図の実施例ではレベル判定回路を２
つのレベル比較回路で構成したが、必ずしも２つ
設置する必要はなく、複数の基準レベルと平均レ
ベルとの複数回の比較を１つのレベル比較回路で
時分割的に用いて行なつてよい。また、上記実施
例では基準レベルを２つとして説明したが、基準
レベルを更に増やすとともに、制御信号発生回路
による利得制御量（利得制御のステツプ幅）を、
レベル判定回路の判定結果に応じて、つまり平均
レベルが基準レベルで設定されたレベル領域のど
の位置にあるかに応じて異ならせることにより、
利得制御が安定する迄に要する時間を短縮化する
こともできる。
つのレベル比較回路で構成したが、必ずしも２つ
設置する必要はなく、複数の基準レベルと平均レ
ベルとの複数回の比較を１つのレベル比較回路で
時分割的に用いて行なつてよい。また、上記実施
例では基準レベルを２つとして説明したが、基準
レベルを更に増やすとともに、制御信号発生回路
による利得制御量（利得制御のステツプ幅）を、
レベル判定回路の判定結果に応じて、つまり平均
レベルが基準レベルで設定されたレベル領域のど
の位置にあるかに応じて異ならせることにより、
利得制御が安定する迄に要する時間を短縮化する
こともできる。
第１図は本発明の一実施例に係る利得制御回路
の回路図、第２図はその動作を説明するための波
形図である。 １……入力端子、２……利得可変回路、３……
Ａ／Ｄ変換回路、４……デイジタル演算回路、５
……直流除去フイルタ、６……出力端子、７……
絶対値回路、８……低域通過フイルタ、９1，９2
……レベル比較回路、１０……レベル判定回路、
１１……制御信号発生回路。
の回路図、第２図はその動作を説明するための波
形図である。 １……入力端子、２……利得可変回路、３……
Ａ／Ｄ変換回路、４……デイジタル演算回路、５
……直流除去フイルタ、６……出力端子、７……
絶対値回路、８……低域通過フイルタ、９1，９2
……レベル比較回路、１０……レベル判定回路、
１１……制御信号発生回路。
Claims (1)
- 【特許請求の範囲】 １ 利得が制御されることにより入力アナログ信
号の振幅を変化させる利得可変回路と、 この利得可変回路の出力信号をデイジタル信号
に変換するＡ／Ｄ変換回路と、 このＡ／Ｄ変換回路の出力信号に含まれる直流
成分を除去する直流除去フイルタと、 この直流除去フイルタの出力信号の平均レベル
を検出する平均レベル検出手段と、 この手段により検出された平均レベルを少なく
とも２つの基準レベルと比較して判定するレベル
判定手段と、 このレベル判定手段の判定結果に基づいて前記
利得可変回路の利得をステツプ的に制御する利得
制御手段とを備え、 前記利得制御手段は前記平均レベル検出手段に
より検出された平均レベルが前記少なくとも２つ
の基準レベルのうちの大きい方の基準レベルより
大きいときは前記利得を下げ、小さい方の基準レ
ベルより小さいときは前記利得を上げ、これら２
つの基準レベルの間にあるときは前記利得を一定
に保つことを特徴とする自動利得制御回路。 ２ レベル判定手段は、平均レベル検出手段によ
り検出された平均レベルと少なくとも２つの基準
レベルとの比較を１つのレベル比較回路を時分割
的に用いて行なうものであることを特徴とする特
許請求の範囲第１項記載の自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17622681A JPS5877311A (ja) | 1981-11-02 | 1981-11-02 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17622681A JPS5877311A (ja) | 1981-11-02 | 1981-11-02 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877311A JPS5877311A (ja) | 1983-05-10 |
| JPH0156575B2 true JPH0156575B2 (ja) | 1989-11-30 |
Family
ID=16009828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17622681A Granted JPS5877311A (ja) | 1981-11-02 | 1981-11-02 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021054338A1 (ja) | 2019-09-17 | 2021-03-25 | 国立大学法人埼玉大学 | 電流遮断装置及び電流遮断方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59224907A (ja) * | 1983-06-06 | 1984-12-17 | Fujitsu Ltd | デイジタル制御形ａｇｃ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503759A (ja) * | 1973-05-15 | 1975-01-16 |
-
1981
- 1981-11-02 JP JP17622681A patent/JPS5877311A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021054338A1 (ja) | 2019-09-17 | 2021-03-25 | 国立大学法人埼玉大学 | 電流遮断装置及び電流遮断方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5877311A (ja) | 1983-05-10 |
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