JPH0161162B2 - - Google Patents
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- JPH0161162B2 JPH0161162B2 JP18796581A JP18796581A JPH0161162B2 JP H0161162 B2 JPH0161162 B2 JP H0161162B2 JP 18796581 A JP18796581 A JP 18796581A JP 18796581 A JP18796581 A JP 18796581A JP H0161162 B2 JPH0161162 B2 JP H0161162B2
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- Japan
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- control circuit
- circuit
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Length Measuring Devices By Optical Means (AREA)
- Length Measuring Devices With Unspecified Measuring Means (AREA)
Description
【発明の詳細な説明】
本発明は高速自動利得制御回路に係り、特に、
鋼管等の直径方向幅を測る幅測定装置に適用する
に最適な高速自動利得制御回路に関する。
鋼管等の直径方向幅を測る幅測定装置に適用する
に最適な高速自動利得制御回路に関する。
鋼管を製造する工程において、特にシームレス
鋼管を製造する場合、鋼管の外径、肉厚、長さ等
が重要な品質管理項目となつている。このような
情報を得るために、主要ミルの出側に外径計およ
び長さ計が設置される。かかる外径計および長さ
計による測定信号はミル制御装置に読込まれ、オ
ンライン制御に用いられている。
鋼管を製造する場合、鋼管の外径、肉厚、長さ等
が重要な品質管理項目となつている。このような
情報を得るために、主要ミルの出側に外径計およ
び長さ計が設置される。かかる外径計および長さ
計による測定信号はミル制御装置に読込まれ、オ
ンライン制御に用いられている。
第１図は外径計の検出部のパイプに対する設置
例図である。第１図ではパイプ１のパスラインの
左右45度上方に検出器２Ａ，２Ｂを設置し、移動
中（管軸方向に）のパイプ１から放射される赤外
線を非接触状態で検知し、パイプ１の外径を測定
するものである。検出器２Ａ，２Ｂの各々には、
第２図に示す如く光学走査ヘツド（OSH：
Optical Scanning Head）が２基設けられてい
る。すなわち上部OSH（Ｕ−OSH）と下部OSH
（Ｌ−OSH）がＤの間隔をもつて並設配置されて
いる。上部OSHは（２×A1）を走査範囲とし、
下部OSHは（２×A2）を走査範囲とし、両端部
位信号A1，A2を測定し、パイプ１の外径Ｗを Ｗ＝A1＋A2＋Ｄ として求める。光学走査ヘツドには、光電検出素
子としてPbＳ等が用いられ、この出力は所定の
増幅ののちAGC（Automatic Gain Control）回
路と呼ばれる自動利得制御回路に入力され、この
AGC回路で出力電圧を一定にする処理を行つて
いる。
例図である。第１図ではパイプ１のパスラインの
左右45度上方に検出器２Ａ，２Ｂを設置し、移動
中（管軸方向に）のパイプ１から放射される赤外
線を非接触状態で検知し、パイプ１の外径を測定
するものである。検出器２Ａ，２Ｂの各々には、
第２図に示す如く光学走査ヘツド（OSH：
Optical Scanning Head）が２基設けられてい
る。すなわち上部OSH（Ｕ−OSH）と下部OSH
（Ｌ−OSH）がＤの間隔をもつて並設配置されて
いる。上部OSHは（２×A1）を走査範囲とし、
下部OSHは（２×A2）を走査範囲とし、両端部
位信号A1，A2を測定し、パイプ１の外径Ｗを Ｗ＝A1＋A2＋Ｄ として求める。光学走査ヘツドには、光電検出素
子としてPbＳ等が用いられ、この出力は所定の
増幅ののちAGC（Automatic Gain Control）回
路と呼ばれる自動利得制御回路に入力され、この
AGC回路で出力電圧を一定にする処理を行つて
いる。
第３図は従来の自動利得制御回路の構成を示す
ブロツク図である。
ブロツク図である。
光学走査ヘツド（OSH）の出力を増幅する増
幅器３の出力は、電界効果トランジスタ（FET）
等によつて構成される可変制御回路４を介して増
幅器５に印加される。可変制御回路４は、アナロ
グゲート６、平均化回路７および比較回路８より
成る制御信号回路によつて増幅器５の出力電圧が
一定となるように制御する。かかる制御は、パイ
プの温度変動により増幅器３の出力信号の電圧レ
ベルが変動するのを防止するために設けられるも
のであり、かかる制御により測定精度を高めるこ
とができる。ゲート信号SGのON時にアナログゲ
ート６を開いて増幅器５の出力を平均化回路７に
出力する。平均化回路７はアナログゲート６の出
力を積分し、この積分値を比較器８で基準電圧
VSと比較し、その偏差で可変制御回路４を制御
し、増幅器５の入力電圧を一定値に制御する。こ
の場合、ゲート信号SGの生成は、増幅器３の出力
信号を再度増幅器９で増幅し、この増幅出力を単
安定マルチバイブレータ１０でワンシヨツトパル
スを発生し、このパルス信号を遅延回路１１によ
つて遅延した遅延パルス信号を発生し、この信号
をゲート信号SGとしている。増幅器５の出力はト
リガー回路１２に印加され、該増幅器５の出力信
号の立上り信号と同期信号SCとに基づいて測定パ
ルス幅信号SWが生成される。同期信号SCは走査
スリツトのスキヤン速度に対応して出力され、１
走査の測定原点信号となる。
幅器３の出力は、電界効果トランジスタ（FET）
等によつて構成される可変制御回路４を介して増
幅器５に印加される。可変制御回路４は、アナロ
グゲート６、平均化回路７および比較回路８より
成る制御信号回路によつて増幅器５の出力電圧が
一定となるように制御する。かかる制御は、パイ
プの温度変動により増幅器３の出力信号の電圧レ
ベルが変動するのを防止するために設けられるも
のであり、かかる制御により測定精度を高めるこ
とができる。ゲート信号SGのON時にアナログゲ
ート６を開いて増幅器５の出力を平均化回路７に
出力する。平均化回路７はアナログゲート６の出
力を積分し、この積分値を比較器８で基準電圧
VSと比較し、その偏差で可変制御回路４を制御
し、増幅器５の入力電圧を一定値に制御する。こ
の場合、ゲート信号SGの生成は、増幅器３の出力
信号を再度増幅器９で増幅し、この増幅出力を単
安定マルチバイブレータ１０でワンシヨツトパル
スを発生し、このパルス信号を遅延回路１１によ
つて遅延した遅延パルス信号を発生し、この信号
をゲート信号SGとしている。増幅器５の出力はト
リガー回路１２に印加され、該増幅器５の出力信
号の立上り信号と同期信号SCとに基づいて測定パ
ルス幅信号SWが生成される。同期信号SCは走査
スリツトのスキヤン速度に対応して出力され、１
走査の測定原点信号となる。
かかる構成においては、平均化回路７で積分す
るに際し、アナログゲート６の出力信号をコンデ
ンサに充電し何走査目かの入力信号の電荷を積分
するため、この積分時間だけ応答速度が遅くな
る。また、充電々荷が所定値までに充電されるま
で、出力信号が飽和し徐々に安定レベルに収束す
る。このため、例えば鋼管の長手方向の外径値を
測定する場合、その被測定物の移動速度が速いと
きに長手方向先端部の外径を測定し、出力が安定
になる迄に数メートルも移動するので、その期間
は正確な測定値が得られない。
るに際し、アナログゲート６の出力信号をコンデ
ンサに充電し何走査目かの入力信号の電荷を積分
するため、この積分時間だけ応答速度が遅くな
る。また、充電々荷が所定値までに充電されるま
で、出力信号が飽和し徐々に安定レベルに収束す
る。このため、例えば鋼管の長手方向の外径値を
測定する場合、その被測定物の移動速度が速いと
きに長手方向先端部の外径を測定し、出力が安定
になる迄に数メートルも移動するので、その期間
は正確な測定値が得られない。
このように従来の自動利得制御回路では、フイ
ードバツク方式を採用しているため、応答速度は
例えば0.2秒程度を要し、第４図に示す如くAGC
出力電圧は測定の開始よりおよび0.2秒後に一定
値に整定されるという応答性の悪いものであつ
た。この応答時間に加え、測定値の安定性を得る
ための測定時間に100ｍsecを要することから、総
合応答速度に0.3秒を要していた。この結果、パ
イプの先端部に測定不感帯（ラインの搬送速度が
約２ｍ／secの場合に約600mm）ができていた。
ードバツク方式を採用しているため、応答速度は
例えば0.2秒程度を要し、第４図に示す如くAGC
出力電圧は測定の開始よりおよび0.2秒後に一定
値に整定されるという応答性の悪いものであつ
た。この応答時間に加え、測定値の安定性を得る
ための測定時間に100ｍsecを要することから、総
合応答速度に0.3秒を要していた。この結果、パ
イプの先端部に測定不感帯（ラインの搬送速度が
約２ｍ／secの場合に約600mm）ができていた。
応答時間を速くする手段として、サンプリング
時間を長くし、あるいは積分回路のCR時定数を
小さくすることが考えられるが、いずれも出力電
圧にハンチング現象が生じ、出力レベルの安定性
が損われるという欠点がある。
時間を長くし、あるいは積分回路のCR時定数を
小さくすることが考えられるが、いずれも出力電
圧にハンチング現象が生じ、出力レベルの安定性
が損われるという欠点がある。
本発明の目的は、応答時間の改善を図つて測定
不感帯を短縮し、上記した従来の欠点を解消した
高速自動利得制御回路を提供するにある。
不感帯を短縮し、上記した従来の欠点を解消した
高速自動利得制御回路を提供するにある。
すなわち本発明は、フイードバツク系および比
較手段を除去し、フイードフオワード系を形成し
て入力信号の大きさに対応した制御信号により可
変制御回路で出力電圧が一定となるように制御す
るものである。具体的には、測定信号の立上り位
置より一定時間後にサンプルパルスを出力し、こ
のタイミングでAGC出力電圧を一定にするよう
にしている。ここでサンプル点の信号は検出素子
の応答性、測定信号の状態および測定信号の立上
り部から所定の遅延時間に関係し、変動し得るも
のであるが、測定信号の立上り部の傾斜部におい
てサンプル信号を発生させるように構成すること
が望ましい。
較手段を除去し、フイードフオワード系を形成し
て入力信号の大きさに対応した制御信号により可
変制御回路で出力電圧が一定となるように制御す
るものである。具体的には、測定信号の立上り位
置より一定時間後にサンプルパルスを出力し、こ
のタイミングでAGC出力電圧を一定にするよう
にしている。ここでサンプル点の信号は検出素子
の応答性、測定信号の状態および測定信号の立上
り部から所定の遅延時間に関係し、変動し得るも
のであるが、測定信号の立上り部の傾斜部におい
てサンプル信号を発生させるように構成すること
が望ましい。
第５図は本発明の実施例を示すブロツク図であ
る。第５図においては第３図で示したと同一部材
であるものには同一符号を付している。また、第
６図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，
Ｋ，Ｌ，Ｍ，Ｎの夫々は本実施例の各部の動作波
形図である。図中、“Ｈ”は論理“11”レベルを
示し、＋は正電位、−は負電位を示す。増幅器３よ
り出力される信号波形は第６図Ａの如くであり、
この信号S1はバツフア回路１３およびスライス回
路１４に印加される。スライス回路１４は、増幅
器３の出力信号が有するサグ及び立上り時点の波
形のなまり等の影響を除去するために或るレベル
以下をスライスするものである。スライス回路１
４より出力されるスライスレベル以上の信号成分
は増幅器１５で増幅され、第６図Ｂの過飽和信号
S2を出力する。この過飽和信号は比較回路１６で
基準電圧発生回路１７より出力される基準電圧
VLと比較される。比較器１６より出力される信
号S3は第６図Ｃの如くであり、この信号S3は遅延
回路１８に入力される。遅延回路１８は入力され
る信号S3の立上りのタイミングに同期させて、第
６図Ｄに示す如く、所定の時間幅ｔを有するパル
ス信号S4を発生する。これにより、信号S3の立上
りのタイミングから時間ｔだけ遅延して立下る遅
延信号S4が出力される。この遅延信号S4の立下り
のタイミングに基づいてタイマー回路１９によつ
て、第６図Ｅの正極性のサンプリング信号S5（パ
ルス幅PW）及び第６図Ｆの負極性のサンプリン
グ信号S6（パルス幅PW）を同時に発生させる。
正極性のサンプリング信号S5はタイマー回路２０
に送出され、負極性のサンプリング信号S6は後述
するサンプルホールド回路２１に送出される。
る。第５図においては第３図で示したと同一部材
であるものには同一符号を付している。また、第
６図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，
Ｋ，Ｌ，Ｍ，Ｎの夫々は本実施例の各部の動作波
形図である。図中、“Ｈ”は論理“11”レベルを
示し、＋は正電位、−は負電位を示す。増幅器３よ
り出力される信号波形は第６図Ａの如くであり、
この信号S1はバツフア回路１３およびスライス回
路１４に印加される。スライス回路１４は、増幅
器３の出力信号が有するサグ及び立上り時点の波
形のなまり等の影響を除去するために或るレベル
以下をスライスするものである。スライス回路１
４より出力されるスライスレベル以上の信号成分
は増幅器１５で増幅され、第６図Ｂの過飽和信号
S2を出力する。この過飽和信号は比較回路１６で
基準電圧発生回路１７より出力される基準電圧
VLと比較される。比較器１６より出力される信
号S3は第６図Ｃの如くであり、この信号S3は遅延
回路１８に入力される。遅延回路１８は入力され
る信号S3の立上りのタイミングに同期させて、第
６図Ｄに示す如く、所定の時間幅ｔを有するパル
ス信号S4を発生する。これにより、信号S3の立上
りのタイミングから時間ｔだけ遅延して立下る遅
延信号S4が出力される。この遅延信号S4の立下り
のタイミングに基づいてタイマー回路１９によつ
て、第６図Ｅの正極性のサンプリング信号S5（パ
ルス幅PW）及び第６図Ｆの負極性のサンプリン
グ信号S6（パルス幅PW）を同時に発生させる。
正極性のサンプリング信号S5はタイマー回路２０
に送出され、負極性のサンプリング信号S6は後述
するサンプルホールド回路２１に送出される。
一方、バツフア回路１３は入力信号を緩衝増幅
したのちサンプルホールド回路２１に第６図Ｇの
如き信号S7を出力する。サンプルホールド回路２
１は、タイマー回路１９より出力される負極性の
サンプリング信号によつてサンプルコマンド後に
ホールド、すなわち第６図Ｈの如くの電圧レベル
を保持する。このホールドは次走査のサンプリン
グ信号が来るまで継続される。サンプルホールド
回路２１の出力信号S8は非線形回路２２に入力さ
れている。非線形回路２２は関数発生器の機能を
有する回路であり、その関数形は第８図に破線で
示した多点析線補正曲線（0′−A′−B′……）とし
て予め設定されている。しかして、非線形回路２
２はその補正曲線に基づいて入力信号S8の電圧レ
ベル（eio）に対応した電圧レベルeGの電圧信号S9
（第６図Ｉ）を生成して、加算回路２３に出力す
る。また加算回路２３には基準電圧発生回路２４
から基準電圧Vrが入力されている。この基準電
圧Vrは第８図の０−0′に相当する一定電圧であ
り、これにより加算回路２３の出力電圧信号S10
は、第８図の実線に近似された折線の特性曲線
（０−Ａ−Ｂ……）に基づいた電圧信号となる。
この信号S10はアナログゲート６を介して可変制
御回路４に制御信号として入力されている。な
お、このアナログゲート６は、タイマー回路２０
の第６図Ｋに示す信号S11が連続して発生してい
る場合にゲートが開かれるようになつている。
したのちサンプルホールド回路２１に第６図Ｇの
如き信号S7を出力する。サンプルホールド回路２
１は、タイマー回路１９より出力される負極性の
サンプリング信号によつてサンプルコマンド後に
ホールド、すなわち第６図Ｈの如くの電圧レベル
を保持する。このホールドは次走査のサンプリン
グ信号が来るまで継続される。サンプルホールド
回路２１の出力信号S8は非線形回路２２に入力さ
れている。非線形回路２２は関数発生器の機能を
有する回路であり、その関数形は第８図に破線で
示した多点析線補正曲線（0′−A′−B′……）とし
て予め設定されている。しかして、非線形回路２
２はその補正曲線に基づいて入力信号S8の電圧レ
ベル（eio）に対応した電圧レベルeGの電圧信号S9
（第６図Ｉ）を生成して、加算回路２３に出力す
る。また加算回路２３には基準電圧発生回路２４
から基準電圧Vrが入力されている。この基準電
圧Vrは第８図の０−0′に相当する一定電圧であ
り、これにより加算回路２３の出力電圧信号S10
は、第８図の実線に近似された折線の特性曲線
（０−Ａ−Ｂ……）に基づいた電圧信号となる。
この信号S10はアナログゲート６を介して可変制
御回路４に制御信号として入力されている。な
お、このアナログゲート６は、タイマー回路２０
の第６図Ｋに示す信号S11が連続して発生してい
る場合にゲートが開かれるようになつている。
これにより、可変制御回路４の利得が信号S10
のレベルに応じて補正制御され、入力信号S1が変
動しても一定レベルの出力信号S12を出力する。
すなわち、可変制御回路４は、例えば第７図に示
すように、電界効果トランジスタ（FET）Ｑと
抵抗Ｒから構成されており、入力信号eio（S1）に
が変化したときゲート電圧eG（S10）を制御するこ
とにより、出力電圧eputを一定に保持する利得調
整特性を有した回路とされている。この出力電圧
eputを一定にする入力電圧eio−ゲート電圧eGの特
性は、第８図に実線で示した曲線（Ｏ−Ａ−Ｂ…
…）の関数となり、この関数は予め求めることが
できる。そこで、本実施例では、上述したよう
に、非線形回路２２、基準電圧発生回路２４およ
び加算回路２３からなる回路により、入力信号S1
のレベルに応じた制御信号S10を生成し、これに
より可変制御回路４の利得を調整して、出力信号
S12のレベルを一定に制御するフイードフオワー
ド制御としているものである。
のレベルに応じて補正制御され、入力信号S1が変
動しても一定レベルの出力信号S12を出力する。
すなわち、可変制御回路４は、例えば第７図に示
すように、電界効果トランジスタ（FET）Ｑと
抵抗Ｒから構成されており、入力信号eio（S1）に
が変化したときゲート電圧eG（S10）を制御するこ
とにより、出力電圧eputを一定に保持する利得調
整特性を有した回路とされている。この出力電圧
eputを一定にする入力電圧eio−ゲート電圧eGの特
性は、第８図に実線で示した曲線（Ｏ−Ａ−Ｂ…
…）の関数となり、この関数は予め求めることが
できる。そこで、本実施例では、上述したよう
に、非線形回路２２、基準電圧発生回路２４およ
び加算回路２３からなる回路により、入力信号S1
のレベルに応じた制御信号S10を生成し、これに
より可変制御回路４の利得を調整して、出力信号
S12のレベルを一定に制御するフイードフオワー
ド制御としているものである。
このようにして、可変制御回路４のFETのゲ
ートに入力電圧eioに対応するゲート電圧eG（S10）
が入力されることにより、抵抗ＲとFETの内部
抵抗とにより分圧された出力信号eputは一定レベ
ルで且つ一定立上り波形（又は立下り波形）の第
６図Ｌに示す信号S12となる。この信号S12は増幅
器５で増幅し第６図Ｍに示す信号S13を得たのち、
トリガー回路１２によつて立上り（又は立下り）
位置が一定な方形波の第６図Ｎに示す出力信号
S14を得る。
ートに入力電圧eioに対応するゲート電圧eG（S10）
が入力されることにより、抵抗ＲとFETの内部
抵抗とにより分圧された出力信号eputは一定レベ
ルで且つ一定立上り波形（又は立下り波形）の第
６図Ｌに示す信号S12となる。この信号S12は増幅
器５で増幅し第６図Ｍに示す信号S13を得たのち、
トリガー回路１２によつて立上り（又は立下り）
位置が一定な方形波の第６図Ｎに示す出力信号
S14を得る。
一般に入力信号が無信号状態の期間において
は、可変制御回路４の利得は最大となり、ノイズ
レベルまで増幅しようとするため、外来ノイズ等
があつた場合には容易に出力されてしまい誤動作
の原因となるものである。しかし本発明によれば
前記入力信号が無信号状態になれば、アナログゲ
ート６が閉じられるので可変制御回路４のゲート
電圧は０ボルトになり、出力信号は一定の低レベ
ル以下に減衰され、外来ノイズ等による誤動作は
防止される。
は、可変制御回路４の利得は最大となり、ノイズ
レベルまで増幅しようとするため、外来ノイズ等
があつた場合には容易に出力されてしまい誤動作
の原因となるものである。しかし本発明によれば
前記入力信号が無信号状態になれば、アナログゲ
ート６が閉じられるので可変制御回路４のゲート
電圧は０ボルトになり、出力信号は一定の低レベ
ル以下に減衰され、外来ノイズ等による誤動作は
防止される。
なお、図示を省略したが第５図において、増幅
器３の前段（または可変制御回路の前段）に零再
生回路を設けることにより、入力信号の零レベル
を正確に決めることができ、次段以降の補正回路
のレベル設定を容易かつ正確に行うことができ
る。
器３の前段（または可変制御回路の前段）に零再
生回路を設けることにより、入力信号の零レベル
を正確に決めることができ、次段以降の補正回路
のレベル設定を容易かつ正確に行うことができ
る。
以上詳述したように本発明によれば、検出信号
の入力レベルおよび立上り時間（又は立下り時
間）が変動しても、出力信号の検出位置は変動し
ないため、常に一定位置で速い応答速度で検出信
号を得ることができる。本発明により得られる効
果を更に具体的に列挙すれば次の如くである。
の入力レベルおよび立上り時間（又は立下り時
間）が変動しても、出力信号の検出位置は変動し
ないため、常に一定位置で速い応答速度で検出信
号を得ることができる。本発明により得られる効
果を更に具体的に列挙すれば次の如くである。
(1) 入力信号の走査繰返し速度まで高速走査が可
能となり、最近の高速測定に充分な追従性を持
たせることができる。
能となり、最近の高速測定に充分な追従性を持
たせることができる。
(2) 可変制御回路に用いられる電界効果トランジ
スタ（FET）等の非直線性を非線形回路の採
用により補正することができ、入力信号に対応
する出力信号のダイナミツクレンジを拡大する
ことができる。
スタ（FET）等の非直線性を非線形回路の採
用により補正することができ、入力信号に対応
する出力信号のダイナミツクレンジを拡大する
ことができる。
(3) サンプリング信号を利用してアナログゲート
を制御することにより可変制御回路の利得を最
小にできるので、外来ノイズ等の影響を除去す
ることができる。
を制御することにより可変制御回路の利得を最
小にできるので、外来ノイズ等の影響を除去す
ることができる。
第１図は外径計の検出部のパイプに対する設置
図、第２図は第１図の検出部を構成する検出器の
設置図、第３図は従来の自動利得制御回路の構成
を示すブロツク図、第４図は従来における出力電
圧特性図、第５図は本発明の実施例を示すブロツ
ク図、第６図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，
Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎの夫々は第５図の実施例
の各部動作波形図、第７図は本発明に係る可変制
御回路の回路図、第８図は本発明に係る補正曲線
図である。 ２Ａ，２Ｂ……検出器、３，５，１３，１５…
…増幅器、４……可変制御回路、６……ゲート、
１２……トリガー回路、１４……スライス回路、
１６……比較回路、１７，２４……基準電圧発生
回路、１８……遅延回路、１９，２０……タイマ
ー回路、２１……サンプルホールド回路、２２…
…非線形回路、２３……加算回路。
図、第２図は第１図の検出部を構成する検出器の
設置図、第３図は従来の自動利得制御回路の構成
を示すブロツク図、第４図は従来における出力電
圧特性図、第５図は本発明の実施例を示すブロツ
ク図、第６図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，
Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎの夫々は第５図の実施例
の各部動作波形図、第７図は本発明に係る可変制
御回路の回路図、第８図は本発明に係る補正曲線
図である。 ２Ａ，２Ｂ……検出器、３，５，１３，１５…
…増幅器、４……可変制御回路、６……ゲート、
１２……トリガー回路、１４……スライス回路、
１６……比較回路、１７，２４……基準電圧発生
回路、１８……遅延回路、１９，２０……タイマ
ー回路、２１……サンプルホールド回路、２２…
…非線形回路、２３……加算回路。
Claims (1)
- 【特許請求の範囲】 １ 与えられる制御信号に応じて利得が調整され
入力信号に基づく出力信号のレベルを一定値に保
持する可変制御回路と、該可変制御回路の入力信
号の信号成分入力タイミングから一定時間だけ遅
延させたサンプリング信号を生成する第１の信号
処理部と、該信号処理部から出力されるサンプリ
ング信号のタイミングにより前記入力信号をホー
ルドするサンプルホールド回路と、該サンプルホ
ールド回路の出力信号のレベルに応じたレベルの
信号を生成して前記可変制御回路の制御信号とし
て出力する第２の信号処理部とを備え、該第２の
信号処理部が前記可変制御回路の出力電圧を一定
に保持する条件下における当該可変制御回路の入
力信号と制御信号の特性に対応した関数発生手段
を有し、該関数発生手段により前記サンプルホー
ルド回路の出力信号に対応した制御信号を生成す
る構成を含んでなる高速利得制御回路。 ２ 前記入力信号が無信号状態の期間、前記第２
の信号処理部の出力信号を前記可変制御回路に入
力させないアナログゲートを前記第２の信号処理
部の後段に設けることを特徴とする特許請求の範
囲第１項記載の高速自動利得制御回路。 ３ 前記入力信号の入力端に零再生回路を設けた
ことを特徴とする特許請求の範囲第１項記載の高
速自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18796581A JPS5888611A (ja) | 1981-11-24 | 1981-11-24 | 高速自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18796581A JPS5888611A (ja) | 1981-11-24 | 1981-11-24 | 高速自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5888611A JPS5888611A (ja) | 1983-05-26 |
| JPH0161162B2 true JPH0161162B2 (ja) | 1989-12-27 |
Family
ID=16215250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18796581A Granted JPS5888611A (ja) | 1981-11-24 | 1981-11-24 | 高速自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888611A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4478442B2 (ja) * | 2003-12-05 | 2010-06-09 | 日本電産サンキョー株式会社 | レンズ駆動装置およびその製造方法 |
| JP4312610B2 (ja) | 2004-01-08 | 2009-08-12 | 日本電産サンキョー株式会社 | レンズ駆動装置 |
| JP4543386B2 (ja) * | 2005-03-25 | 2010-09-15 | 住友金属工業株式会社 | 管材の外面疵検出方法及び装置 |
| JP5854757B2 (ja) * | 2011-10-21 | 2016-02-09 | 三菱マテリアルテクノ株式会社 | 単結晶インゴット直径制御方法 |
-
1981
- 1981-11-24 JP JP18796581A patent/JPS5888611A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5888611A (ja) | 1983-05-26 |
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