JPH0418632B2 - - Google Patents
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- JPH0418632B2 JPH0418632B2 JP58235654A JP23565483A JPH0418632B2 JP H0418632 B2 JPH0418632 B2 JP H0418632B2 JP 58235654 A JP58235654 A JP 58235654A JP 23565483 A JP23565483 A JP 23565483A JP H0418632 B2 JPH0418632 B2 JP H0418632B2
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- JP
- Japan
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- circuit
- signal
- output
- threshold
- gate
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- 238000012937 correction Methods 0.000 claims description 9
- 230000000630 rising effect Effects 0.000 description 22
- 229910000831 Steel Inorganic materials 0.000 description 14
- 239000010959 steel Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 7
- 230000001960 triggered effect Effects 0.000 description 5
- 238000005259 measurement Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000005098 hot rolling Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力信号の補正回路に関し、さらに詳
しくは、入力信号の大きさすなわち入力信号の立
上り及び立下り傾斜にかかわりなくその立上り位
置及び立下り位置を正確かつ迅速に検出する信号
補正回路に関する。
しくは、入力信号の大きさすなわち入力信号の立
上り及び立下り傾斜にかかわりなくその立上り位
置及び立下り位置を正確かつ迅速に検出する信号
補正回路に関する。
従来の入力信号の立上り位置及び立下り位置の
検出回路の例としては、過飽和信号である入力信
号が所定のスレツシヨルドレベルに達したときに
ハイレベルを出力してこれを立上り位置とし、一
方該入力信号が該スレツシヨルドレベル以下に下
がつたときハイレベルを停止させてこれを立下り
位置として検出する回路、あるいはこれらの検出
値に一定の補正を加える回路が知られている。し
かしながら、例えば、過飽和信号の入力信号が熱
間圧延時の鋼板幅等の測定における幅信号である
とき、該過飽和信号は鋼板の温度等によつてその
大きさすなわちその立上り角度及び立下り角度が
変化する。従つて、同じ位置から立上つた過飽和
信号であつても、鋼板の温度等の関係から所定の
スレツシヨルドレベルでトリガーされる位置が変
化し、これが測定誤差の原因となる問題があつ
た。
検出回路の例としては、過飽和信号である入力信
号が所定のスレツシヨルドレベルに達したときに
ハイレベルを出力してこれを立上り位置とし、一
方該入力信号が該スレツシヨルドレベル以下に下
がつたときハイレベルを停止させてこれを立下り
位置として検出する回路、あるいはこれらの検出
値に一定の補正を加える回路が知られている。し
かしながら、例えば、過飽和信号の入力信号が熱
間圧延時の鋼板幅等の測定における幅信号である
とき、該過飽和信号は鋼板の温度等によつてその
大きさすなわちその立上り角度及び立下り角度が
変化する。従つて、同じ位置から立上つた過飽和
信号であつても、鋼板の温度等の関係から所定の
スレツシヨルドレベルでトリガーされる位置が変
化し、これが測定誤差の原因となる問題があつ
た。
又、自動的に立上り・立下り傾斜をアナログ的
に補正する回路もあるが、これは応答速度が遅い
という問題があつた。
に補正する回路もあるが、これは応答速度が遅い
という問題があつた。
〔発明の目的〕
本発明は従来の入力信号の立上り位置及び立下
り位置の検出回路の上記問題に鑑みてなされたも
のであつて、入力信号の大きさにかかわりなくそ
の立上り位置及び立下り位置を正確かつ迅速に検
出することができる入力信号の立上り位置及び立
下り位置の補正を行う信号補正回路を提供するこ
とを目的とする。
り位置の検出回路の上記問題に鑑みてなされたも
のであつて、入力信号の大きさにかかわりなくそ
の立上り位置及び立下り位置を正確かつ迅速に検
出することができる入力信号の立上り位置及び立
下り位置の補正を行う信号補正回路を提供するこ
とを目的とする。
本発明は上記目的を達成するために次の構成上
の特徴を有する。すなわち、本発明は、入力信号
を第１スレツシヨルドレベルVT1で波形整形する
第１スレツシヨルド回路と、上記第１スレツシヨ
ルドレベルVT1より高い第２スレツシヨルドレベ
ルVT2で波形整形する第２スレツシヨルド回路
と、上記第１スレツシヨルド回路の出力と上記第
２スレツシヨルド回路の出力との差を出力するゲ
ート回路と、周期T1の第１クロツクパルスを発
生する第１クロツクパルス発生器と、周期T2の第
２クロツクパルスを発生する第２クロツクパルス
発生器と、上記ゲート回路の出力と上記第１クロ
ツクパルスとを論理積処理する第１論理積回路
と、上記第２スレツシヨルド回路の出力と上記第
２クロツクパルスとを論理積処理する第２論理積
回路と、上記第１論理積回路の出力パルスと第２
論理積回路の出力パルスとを論理和処理する論理
和回路と、該論理和回路の出力パルスを計数する
計数部とを有し、上記周期T1，T2が T2＝VT2−VT1／VT2T1 の関係を有するように構成される。従つて、入力
信号の立上り角度が変化しても、２つの異なつた
スレツシヨルドレベルでトリガーされる間の時間
を他の部分と異なった周期のクロツクパルスで計
測することにより、常に正しい立上り位置、そし
て同様の方法によつて立下り位置を検出すること
ができる。
の特徴を有する。すなわち、本発明は、入力信号
を第１スレツシヨルドレベルVT1で波形整形する
第１スレツシヨルド回路と、上記第１スレツシヨ
ルドレベルVT1より高い第２スレツシヨルドレベ
ルVT2で波形整形する第２スレツシヨルド回路
と、上記第１スレツシヨルド回路の出力と上記第
２スレツシヨルド回路の出力との差を出力するゲ
ート回路と、周期T1の第１クロツクパルスを発
生する第１クロツクパルス発生器と、周期T2の第
２クロツクパルスを発生する第２クロツクパルス
発生器と、上記ゲート回路の出力と上記第１クロ
ツクパルスとを論理積処理する第１論理積回路
と、上記第２スレツシヨルド回路の出力と上記第
２クロツクパルスとを論理積処理する第２論理積
回路と、上記第１論理積回路の出力パルスと第２
論理積回路の出力パルスとを論理和処理する論理
和回路と、該論理和回路の出力パルスを計数する
計数部とを有し、上記周期T1，T2が T2＝VT2−VT1／VT2T1 の関係を有するように構成される。従つて、入力
信号の立上り角度が変化しても、２つの異なつた
スレツシヨルドレベルでトリガーされる間の時間
を他の部分と異なった周期のクロツクパルスで計
測することにより、常に正しい立上り位置、そし
て同様の方法によつて立下り位置を検出すること
ができる。
本発明の第１及び第２の実施例は、第１図に示
すように、図面に対する直角方向へ移動する帯状
鋼板１の幅L1を測定するための鋼板幅検出装置
２等に採用されるものである。鋼板幅検出装置２
は測定光軸４を第１図の矢印方向へ揺動させて鋼
板１を走査する。そして、前端部６と後端部８と
を検出し、前端部６から後端部８までの走査時間
内に出力されたクロツクパルスを計数することに
より鋼板１の幅L1を算出するものである。
すように、図面に対する直角方向へ移動する帯状
鋼板１の幅L1を測定するための鋼板幅検出装置
２等に採用されるものである。鋼板幅検出装置２
は測定光軸４を第１図の矢印方向へ揺動させて鋼
板１を走査する。そして、前端部６と後端部８と
を検出し、前端部６から後端部８までの走査時間
内に出力されたクロツクパルスを計数することに
より鋼板１の幅L1を算出するものである。
第１実施例は、先端部のみを検出する例であつ
て、第２図のブロツク図及び第３図の波形図に示
すように、増幅回路１００に入力された入力信号
ａは増幅されて過飽和信号ｂとなり、該飽和信号
ｂは第１スレツシヨルド回路１０２と第２スレツ
シヨルド回路１０４に入力される。第１スレツシ
ヨルド回路１０２は過飽和信号ｂが所定のスレツ
シヨルドレベルVT1に達した時にトリガーして出
力信号ｃを出力する。第２スレツシヨルド回路１
０４は過飽和信号ｂが上記スレツシヨルドレベル
VT1よりも高いレベルのスレツシヨルドレベル
VT2に達した時にトリガーして出力信号ｄを出力
する。
て、第２図のブロツク図及び第３図の波形図に示
すように、増幅回路１００に入力された入力信号
ａは増幅されて過飽和信号ｂとなり、該飽和信号
ｂは第１スレツシヨルド回路１０２と第２スレツ
シヨルド回路１０４に入力される。第１スレツシ
ヨルド回路１０２は過飽和信号ｂが所定のスレツ
シヨルドレベルVT1に達した時にトリガーして出
力信号ｃを出力する。第２スレツシヨルド回路１
０４は過飽和信号ｂが上記スレツシヨルドレベル
VT1よりも高いレベルのスレツシヨルドレベル
VT2に達した時にトリガーして出力信号ｄを出力
する。
第１スレツシヨルド回路１０２の出力信号ｃと
同期信号ｅが入力する第１フリツプフロツプ１０
６は、出力信号ｃの立上りによりセツトされ、同
期信号ｅによりリセツトされるまでホールドされ
る方形波のゲート信号ｆを第３フリツプフロツプ
１１０に出力する。第２スレツシヨルド回路１０
４の出力信号ｄと同期信号ｅが入力する第２フリ
ツプフロツプ１０８は、出力信号ｄの立上りによ
りセツトされ、同期信号ｅによりリセツトされる
までホールドされる方形波のゲート信号ｇを第３
フリツプフロツプ１１０に出力する。
同期信号ｅが入力する第１フリツプフロツプ１０
６は、出力信号ｃの立上りによりセツトされ、同
期信号ｅによりリセツトされるまでホールドされ
る方形波のゲート信号ｆを第３フリツプフロツプ
１１０に出力する。第２スレツシヨルド回路１０
４の出力信号ｄと同期信号ｅが入力する第２フリ
ツプフロツプ１０８は、出力信号ｄの立上りによ
りセツトされ、同期信号ｅによりリセツトされる
までホールドされる方形波のゲート信号ｇを第３
フリツプフロツプ１１０に出力する。
第３フリツプフロツプ１１０はゲート信号の
立上りによりセツトされ、ゲート信号の立上り
によりリセツトされるまで補正ゲート信号ｈを出
力する。第１ゲート１１２には補正ゲート信号ｈ
とクロツク信号ｉが入力させられて、補正パルス
信号ｊを得る。クロツク信号ｉの周期T1につい
ては後述する。第２ゲート１１４にはゲート信号
ｇとクロツク信号ｋが入力させられて出力パルス
信号ｌを得る。クロツク信号ｋの周期T2について
は後述する。補正パルス信号ｊと出力パルス信号
ｌはORゲート１１６に入力させられて加算さ
れ、加算された出力パルス信号ｍは計数回路１１
８に出力されて計数される。
立上りによりセツトされ、ゲート信号の立上り
によりリセツトされるまで補正ゲート信号ｈを出
力する。第１ゲート１１２には補正ゲート信号ｈ
とクロツク信号ｉが入力させられて、補正パルス
信号ｊを得る。クロツク信号ｉの周期T1につい
ては後述する。第２ゲート１１４にはゲート信号
ｇとクロツク信号ｋが入力させられて出力パルス
信号ｌを得る。クロツク信号ｋの周期T2について
は後述する。補正パルス信号ｊと出力パルス信号
ｌはORゲート１１６に入力させられて加算さ
れ、加算された出力パルス信号ｍは計数回路１１
８に出力されて計数される。
次に、クロツク信号ｉ，ｋの周期T1，T2の関
係について説明する。第４図において、横軸に時
間ｔ、縦軸に電圧Ｖをとり、過飽和信号Ａ，
A′及びスレツシヨルドレベルVT1，VT2が示され
る。過飽和信号Ａ，A′は同一の鋼板の先端部の
検出信号であつて、鋼板の温度差等によつて該過
飽和信号の大きさすなわち立上り角度の異なつた
ものとなるが、それらの推定立上り点Ｏは一定で
あり、本発明はこの推定立上り点Ｏを鋼板の端部
等として検出するものである。
係について説明する。第４図において、横軸に時
間ｔ、縦軸に電圧Ｖをとり、過飽和信号Ａ，
A′及びスレツシヨルドレベルVT1，VT2が示され
る。過飽和信号Ａ，A′は同一の鋼板の先端部の
検出信号であつて、鋼板の温度差等によつて該過
飽和信号の大きさすなわち立上り角度の異なつた
ものとなるが、それらの推定立上り点Ｏは一定で
あり、本発明はこの推定立上り点Ｏを鋼板の端部
等として検出するものである。
過飽和信号Ａ，A′が推定立上り点Ｏからスレ
ツシヨルドレベルVT1に達するまでの時間をt0，
t0′、スレツシヨルドレベルVT1からVT2に達する
時間をt1，t1′とすると、過飽和信号Ａについては VT2−VT1／t1＝VT2／t0＋t1 t0＋t1＝VT2／VT2−VT1・t1 となる。また、過飽和信号A′については VT2−VT1／t1′＝VT2／t0′＋t1′ t0′＋t1′＝VT2／VT2−VT1・t1′ となる。すなわち、推定立上り点Ｏからスレツシ
ヨルドレベルVT2に達する時間は、その立上り角
度に関係なく、２つのスレツシヨルドレベルだけ
によつて定まる定数〔VT2／（VT2−VT1）〕と、
スレツシヨルドレベルVT1からVT2に達する時間t1
の積として求めることができる。
ツシヨルドレベルVT1に達するまでの時間をt0，
t0′、スレツシヨルドレベルVT1からVT2に達する
時間をt1，t1′とすると、過飽和信号Ａについては VT2−VT1／t1＝VT2／t0＋t1 t0＋t1＝VT2／VT2−VT1・t1 となる。また、過飽和信号A′については VT2−VT1／t1′＝VT2／t0′＋t1′ t0′＋t1′＝VT2／VT2−VT1・t1′ となる。すなわち、推定立上り点Ｏからスレツシ
ヨルドレベルVT2に達する時間は、その立上り角
度に関係なく、２つのスレツシヨルドレベルだけ
によつて定まる定数〔VT2／（VT2−VT1）〕と、
スレツシヨルドレベルVT1からVT2に達する時間t1
の積として求めることができる。
従つて、第２ゲート１１４に入力されるクロツ
ク信号ｋの周期がＴ２であるとき、第１ゲート１
１２に入力されるクロツク信号ｉの周期T1を T1＝VT2−VT1／VT2T2 とする。そして、補正パルス信号ｊと出力パルス
信号ｌを計数して、この計数値を周期T1のクロ
ツクパルスで計時したものとして、演算処理する
ことにより推定立上り点Ｏを求めることができ
る。上記説明は立上りに関するものであるが、立
下りについても同様に考えることができる。
ク信号ｋの周期がＴ２であるとき、第１ゲート１
１２に入力されるクロツク信号ｉの周期T1を T1＝VT2−VT1／VT2T2 とする。そして、補正パルス信号ｊと出力パルス
信号ｌを計数して、この計数値を周期T1のクロ
ツクパルスで計時したものとして、演算処理する
ことにより推定立上り点Ｏを求めることができ
る。上記説明は立上りに関するものであるが、立
下りについても同様に考えることができる。
第２実施例は、先端部及び後端部を検出する例
であつて、第５図のブロツク図及び第６図の波形
図に示すように、入力信号ａは増幅回路２００に
入力して増幅されて過飽和信号ｂとなり、該飽和
信号ｂは第１スレツシヨルド回路２０２と第２ス
レツシヨルド回路２０４に入力される。第１スレ
ツシヨルド回路２０２は過飽和信号ｂが所定のス
レツシヨルドレベルVT1に達した時にトリガーし
て出力信号ｃを出力する。第２スレツシヨルド回
路２０４は過飽和信号ｂが上記スレツシヨルドレ
ベルVT1よりも高いレベルのスレツシヨルドレベ
ルVT2に達した時にトリガーして出力信号ｄを出
力する。
であつて、第５図のブロツク図及び第６図の波形
図に示すように、入力信号ａは増幅回路２００に
入力して増幅されて過飽和信号ｂとなり、該飽和
信号ｂは第１スレツシヨルド回路２０２と第２ス
レツシヨルド回路２０４に入力される。第１スレ
ツシヨルド回路２０２は過飽和信号ｂが所定のス
レツシヨルドレベルVT1に達した時にトリガーし
て出力信号ｃを出力する。第２スレツシヨルド回
路２０４は過飽和信号ｂが上記スレツシヨルドレ
ベルVT1よりも高いレベルのスレツシヨルドレベ
ルVT2に達した時にトリガーして出力信号ｄを出
力する。
出力信号ｃ，ｄはそれぞれ第１フリツプフロツ
プ２０６及び第２フリツプフロツプ２０８に入力
される。第１フリツプフロツプ２０６は出力信号
ｃの立上りでセツトされ、出力信号ｄの立上りで
リセツトされるゲート信号ｅを発生し、一方第２
フリツプフロツプ２０８は出力信号ｃの立下りで
セツトされ、出力信号ｄの立下りでリセツトされ
るゲート信号ｆを発生する。
プ２０６及び第２フリツプフロツプ２０８に入力
される。第１フリツプフロツプ２０６は出力信号
ｃの立上りでセツトされ、出力信号ｄの立上りで
リセツトされるゲート信号ｅを発生し、一方第２
フリツプフロツプ２０８は出力信号ｃの立下りで
セツトされ、出力信号ｄの立下りでリセツトされ
るゲート信号ｆを発生する。
第１アンドゲート２１０にはゲート信号ｅ，ｆ
及びクロツク信号ｇが入力されて補正パルス信号
ｉを出力する。第２アンドゲート２１２は、出力
信号ｃとクロツク信号ｈとが入力されて出力パル
ス信号ｊを出力する。補正パルス信号ｉと出力パ
ルス信号ｊはORゲート２１２に入力され、ここ
で加算された出力パルス信号ｋが計数回路２１４
で計数される。
及びクロツク信号ｇが入力されて補正パルス信号
ｉを出力する。第２アンドゲート２１２は、出力
信号ｃとクロツク信号ｈとが入力されて出力パル
ス信号ｊを出力する。補正パルス信号ｉと出力パ
ルス信号ｊはORゲート２１２に入力され、ここ
で加算された出力パルス信号ｋが計数回路２１４
で計数される。
上記クロツク信号ｇ，ｈの周期は第１実施例と
同様に定められる。また、第２実施例は第１実施
例のように同期信号を発生することなくして、入
力信号の立上り位置及び立下り位置を正確に検出
することができる利点を有する。
同様に定められる。また、第２実施例は第１実施
例のように同期信号を発生することなくして、入
力信号の立上り位置及び立下り位置を正確に検出
することができる利点を有する。
本発明は以上説明したように構成されるから、
入力信号である過飽和信号をその立上り及び立下
りにおいて異なつた２つのスレツシヨルドレベル
でトリガーして、その間の時間を他の部分と異な
つた周期のクロツクパルスによつて計数すること
により、該過飽和信号に補正が施こされ、正確な
立上り位置及び立下り位置を検出することができ
る効果を有する。
入力信号である過飽和信号をその立上り及び立下
りにおいて異なつた２つのスレツシヨルドレベル
でトリガーして、その間の時間を他の部分と異な
つた周期のクロツクパルスによつて計数すること
により、該過飽和信号に補正が施こされ、正確な
立上り位置及び立下り位置を検出することができ
る効果を有する。
第１図は本発明の実施例を組込む鋼板幅検出装
置の説明図、第２図は本発明の第１実施例のブロ
ツク図、第３図は第１実施例の波形図、第４図は
第１実施例の作動原理説明図、第５図は第２実施
例のブロツク図、第６図は第２実施例の波形図で
ある。 １……帯状鋼板、２……鋼板幅検出装置、４…
…測定光軸、１００，２００……増幅回路、１０
２，２０２……第１スレツシヨルド回路、１０
４，２０４……第２スレツシヨルド回路、１０
６，２０６……第１フリツプフロツプ、１０８，
２０８……第２フリツプフロツプ、１１０……第
３フリツプフロツプ、１１６，２１２……ORゲ
ート回路、１１８，２１４……計数回路。
置の説明図、第２図は本発明の第１実施例のブロ
ツク図、第３図は第１実施例の波形図、第４図は
第１実施例の作動原理説明図、第５図は第２実施
例のブロツク図、第６図は第２実施例の波形図で
ある。 １……帯状鋼板、２……鋼板幅検出装置、４…
…測定光軸、１００，２００……増幅回路、１０
２，２０２……第１スレツシヨルド回路、１０
４，２０４……第２スレツシヨルド回路、１０
６，２０６……第１フリツプフロツプ、１０８，
２０８……第２フリツプフロツプ、１１０……第
３フリツプフロツプ、１１６，２１２……ORゲ
ート回路、１１８，２１４……計数回路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を第１スレツシヨルドレベルVT1で
波形整形する第１スレツシヨルド回路と、 上記スレツシヨルドレベルVT1より高い第２ス
レツシヨルドレベルVT2で波形整形する第２スレ
ツシヨルド回路と、 上記第１スレツシヨルド回路の出力と第２スレ
ツシヨルド回路の出力との差を出力するゲート回
路と、 周期T1の第１クロツクパルスを発生する第１
クロツクパルス発生器と周期T2の第２クロツクパ
ルスを発生する第２クロツクパルス発生器と、 上記ゲート回路の出力と第１クロツクパルスと
の論理積処理する第１論理積回路と、 第２スレツシヨルド回路の出力と、第２クロツ
クパルスとを論理積処理する第２論理積回路と、 第１論理積回路の出力パルスと第２論理積回路
の出力パルスとを論理和処理する論理和回路と、 該論理和回路の出力パルスを計数する計数部と
を有し、 第１クロツクパルスの周期T1と第２クロツク
パルスの周期T2とを T2＝VT2−VT1／VT2T1の関係にしたことを特徴と する信号補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235654A JPS60127470A (ja) | 1983-12-14 | 1983-12-14 | 信号補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235654A JPS60127470A (ja) | 1983-12-14 | 1983-12-14 | 信号補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60127470A JPS60127470A (ja) | 1985-07-08 |
| JPH0418632B2 true JPH0418632B2 (ja) | 1992-03-27 |
Family
ID=16989214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235654A Granted JPS60127470A (ja) | 1983-12-14 | 1983-12-14 | 信号補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60127470A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6937194B2 (ja) | 2017-08-28 | 2021-09-22 | キオクシア株式会社 | システム |
-
1983
- 1983-12-14 JP JP58235654A patent/JPS60127470A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60127470A (ja) | 1985-07-08 |
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