JPH0161271B2 - - Google Patents
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- Publication number
- JPH0161271B2 JPH0161271B2 JP57069668A JP6966882A JPH0161271B2 JP H0161271 B2 JPH0161271 B2 JP H0161271B2 JP 57069668 A JP57069668 A JP 57069668A JP 6966882 A JP6966882 A JP 6966882A JP H0161271 B2 JPH0161271 B2 JP H0161271B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- data
- address counter
- speed
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Information Transfer Systems (AREA)
- Storing Facsimile Image Data (AREA)
Description
【発明の詳細な説明】
本発明は複数のバツフアメモリを複数の速度で
駆動し、画情報を一時記憶させるフアクシミリ装
置等に使用されるメモリ駆動回路に関する。
駆動し、画情報を一時記憶させるフアクシミリ装
置等に使用されるメモリ駆動回路に関する。
第１図は従来のメモリ駆動回路の一例を示す。
図において、１は１ラインのデータXIDTから１
ライン全白を検出する１ライン全白検出回路、
２，３はデータXIDTを記憶する記憶回路（以
下、バツフアメモリと呼ぶ）、４，５はアドレス
カウンタ６，７のアドレス出力およびバツフアメ
モリ２，３の読み出し書き込みクロツクの選択を
するための選択回路、６，７はそれぞれ高速、低
速で動作するアドレスカウンタ、８は画情報デー
タをバツフアメモリ２あるいは３から選択的に出
力するためのデータセレクタである。
図において、１は１ラインのデータXIDTから１
ライン全白を検出する１ライン全白検出回路、
２，３はデータXIDTを記憶する記憶回路（以
下、バツフアメモリと呼ぶ）、４，５はアドレス
カウンタ６，７のアドレス出力およびバツフアメ
モリ２，３の読み出し書き込みクロツクの選択を
するための選択回路、６，７はそれぞれ高速、低
速で動作するアドレスカウンタ、８は画情報デー
タをバツフアメモリ２あるいは３から選択的に出
力するためのデータセレクタである。
このような構成の画情報メモリ制御回路におい
て、画情報の１ラインのデータXIDTはバツフア
メモリ２，３のいずれか一方、例えばバツフアメ
モリ２に書き込まれる。この時、選択回路５は高
速のアドレスカウンタ６を選択しているので、
XIDTはバツフアメモリ２に高速で書き込まれ
る。一方、バツフアメモリ３にデータが格納され
ていれば、データセレクタ８は点線の位置に接続
されているので、この間にバツフアメモリ３から
データの読み出しが行なわれる。この時、選択回
路４は低速のアドレスカウンタ７を選択している
ので、この読み出しは低速で行なわれる。
て、画情報の１ラインのデータXIDTはバツフア
メモリ２，３のいずれか一方、例えばバツフアメ
モリ２に書き込まれる。この時、選択回路５は高
速のアドレスカウンタ６を選択しているので、
XIDTはバツフアメモリ２に高速で書き込まれ
る。一方、バツフアメモリ３にデータが格納され
ていれば、データセレクタ８は点線の位置に接続
されているので、この間にバツフアメモリ３から
データの読み出しが行なわれる。この時、選択回
路４は低速のアドレスカウンタ７を選択している
ので、この読み出しは低速で行なわれる。
次に、所定時間が経過するとデータセレクタ８
は実線の位置に切り替り、バツフアメモリ２に書
き込まれたXIDTはデータセレクタ８を経由して
送信データXODTとして送出される。このバツ
フアメモリ２からの読み出しは選択回路５が低速
のアドレスカウンタ７を選択しているので、電話
回線の伝送速度に合つた低速で行なわれる。バツ
フアメモリ２からデータが読み出されている間
に、他方のバツフアメモリ３には高速で書き込み
が行なわれる。以下同様に、バツフアメモリの一
方が書き込まれている間に、他方のバツフアメモ
リから１ラインのデータが読み出され、これが繰
り返される。
は実線の位置に切り替り、バツフアメモリ２に書
き込まれたXIDTはデータセレクタ８を経由して
送信データXODTとして送出される。このバツ
フアメモリ２からの読み出しは選択回路５が低速
のアドレスカウンタ７を選択しているので、電話
回線の伝送速度に合つた低速で行なわれる。バツ
フアメモリ２からデータが読み出されている間
に、他方のバツフアメモリ３には高速で書き込み
が行なわれる。以下同様に、バツフアメモリの一
方が書き込まれている間に、他方のバツフアメモ
リから１ラインのデータが読み出され、これが繰
り返される。
なお、このようにバツフアメモリを２個設け、
１ラインのデータXIDTを高速で書き込むように
しているのは、画情報１ラインを走査装置より読
み出した後、何らかの処理をするためである。例
えば、１ライン全白検出回路１で１ラインが全白
であることが検出されたような場合には、スキツ
プして次のラインの処理を行なうようにすること
ができる。
１ラインのデータXIDTを高速で書き込むように
しているのは、画情報１ラインを走査装置より読
み出した後、何らかの処理をするためである。例
えば、１ライン全白検出回路１で１ラインが全白
であることが検出されたような場合には、スキツ
プして次のラインの処理を行なうようにすること
ができる。
このような従来装置においては、バツフアメモ
リ２および３の両方に選択回路４および５が必要
となり、回路が複雑になるばかりか、製造コスト
が高価になるという欠点があつた。
リ２および３の両方に選択回路４および５が必要
となり、回路が複雑になるばかりか、製造コスト
が高価になるという欠点があつた。
この発明の目的は、複数個のバツフアメモリの
うちいずれかのバツフアメモリの制御速度を固定
化することにより、メモリ・アドレスおよび読み
出し、書き込みクロツク等の選択をするための選
択回路を削減し、低コスト、高信頼性のメモリ駆
動回路を提供することにある。
うちいずれかのバツフアメモリの制御速度を固定
化することにより、メモリ・アドレスおよび読み
出し、書き込みクロツク等の選択をするための選
択回路を削減し、低コスト、高信頼性のメモリ駆
動回路を提供することにある。
まず、本発明の原理を説明する。図において、
１０，１１はそれぞれ１ラインのデータXIDTを
記憶する第１および第２のバツフアメモリ、１２
は高速および低速のアドレスカウンタを選択する
選択回路、１３は高速のアドレスカウンタ、１４
は低速のアドレスカウンタを示す。
１０，１１はそれぞれ１ラインのデータXIDTを
記憶する第１および第２のバツフアメモリ、１２
は高速および低速のアドレスカウンタを選択する
選択回路、１３は高速のアドレスカウンタ、１４
は低速のアドレスカウンタを示す。
今、１ラインのデータXIDTが第１のバツフア
メモリ１０に入力してきたとすると、該データ
XIDTは高速のアドレスカウンタ１３により高速
で書き込まれる。次に、第１のバツフアメモリ１
０は高速のアドレスカウンタ１３により高速で読
み出され、前記のXIDTは第２のバツフアメモリ
１１へ転送される。この時、選択回路１２は高速
のアドレスカウンタ１３を選択しているので、第
２のバツフアメモリ１１はデータXIDTを高速で
書き込む。
メモリ１０に入力してきたとすると、該データ
XIDTは高速のアドレスカウンタ１３により高速
で書き込まれる。次に、第１のバツフアメモリ１
０は高速のアドレスカウンタ１３により高速で読
み出され、前記のXIDTは第２のバツフアメモリ
１１へ転送される。この時、選択回路１２は高速
のアドレスカウンタ１３を選択しているので、第
２のバツフアメモリ１１はデータXIDTを高速で
書き込む。
次に、選択回路１２は低速のアドレスカウンタ
１４を選択し、アドレスおよび読み出し、書き込
みクロツクの制御を行なう。このため、第２のバ
ツフアメモリ１１からデータが電話回線の伝送速
度に合わせた低速で読み出される。読み出された
画情報データXODTは変調器へ送出される。一
方、第１のバツフアメモリ１０においては、この
間に、次の１ラインのデータXIDTが高速で書き
込まれる。ラインの画情報のデータの内容によつ
ては数ライン高速で書き込まれる。
１４を選択し、アドレスおよび読み出し、書き込
みクロツクの制御を行なう。このため、第２のバ
ツフアメモリ１１からデータが電話回線の伝送速
度に合わせた低速で読み出される。読み出された
画情報データXODTは変調器へ送出される。一
方、第１のバツフアメモリ１０においては、この
間に、次の１ラインのデータXIDTが高速で書き
込まれる。ラインの画情報のデータの内容によつ
ては数ライン高速で書き込まれる。
以上のように、第１のバツフアメモリ１０の書
き込みおよび読み出しを高速で行なうことができ
るので、選択回路は第２のバツフアメモリ用にだ
け設ければよく、１個の選択回路で済むというメ
リツトがある。
き込みおよび読み出しを高速で行なうことができ
るので、選択回路は第２のバツフアメモリ用にだ
け設ければよく、１個の選択回路で済むというメ
リツトがある。
第３図は本発明の一実施例を示す。この実施例
はフアクシミリ装置の受信に適するようにしたも
のであり、図中の１５，１６はそれぞれ第１およ
び第２のデータセレクタを示す。なお、これら以
外の符号は第２図と同じ物又は同等物を示す。
はフアクシミリ装置の受信に適するようにしたも
のであり、図中の１５，１６はそれぞれ第１およ
び第２のデータセレクタを示す。なお、これら以
外の符号は第２図と同じ物又は同等物を示す。
以下に本実施例の動作を説明をする。先ず、送
信の場合の動作について説明する。最初は、第１
および第２のデータセレクタは図示の実線の位置
に接続されており、走査装置より読み出された１
ラインの画情報データは第１のバツフアメモリ１
０に高速のアドレスカウンタ１３により高速で書
き込まれる。次に、第１および第２のデータセレ
クタ１５，１６は連動しているので、共に点線で
示される位置に接続される。この時、選択回路１
２は高速のアドレスカウンタ１３を選択するの
で、第１のバツフアメモリ１０に書き込まれてい
た情報が高速で読み出され、第２のバツフアメモ
リ１１に高速で書き込まれる。
信の場合の動作について説明する。最初は、第１
および第２のデータセレクタは図示の実線の位置
に接続されており、走査装置より読み出された１
ラインの画情報データは第１のバツフアメモリ１
０に高速のアドレスカウンタ１３により高速で書
き込まれる。次に、第１および第２のデータセレ
クタ１５，１６は連動しているので、共に点線で
示される位置に接続される。この時、選択回路１
２は高速のアドレスカウンタ１３を選択するの
で、第１のバツフアメモリ１０に書き込まれてい
た情報が高速で読み出され、第２のバツフアメモ
リ１１に高速で書き込まれる。
次の段階では、第１および第２のデータセレク
タ１５，１６は再び元の実線の位置に接続され
る。この時、選択回路１２は低速のアドレスカウ
ンタ１４を選択する。このため、第２のバツフア
メモリ１１からは電話回線の伝送速度に合つた速
さでデータが読み出され、送信データXODTと
して変調器へ送出される。一方、第１のバツフア
メモリ１０は高速のアドレスカウンタ１３により
高速で動作させられており、次の１ラインの画情
報データがデータセレクタ１５を通つて高速で第
１のバツフアメモリ１０に格納される。
タ１５，１６は再び元の実線の位置に接続され
る。この時、選択回路１２は低速のアドレスカウ
ンタ１４を選択する。このため、第２のバツフア
メモリ１１からは電話回線の伝送速度に合つた速
さでデータが読み出され、送信データXODTと
して変調器へ送出される。一方、第１のバツフア
メモリ１０は高速のアドレスカウンタ１３により
高速で動作させられており、次の１ラインの画情
報データがデータセレクタ１５を通つて高速で第
１のバツフアメモリ１０に格納される。
以上の動作が繰返し行なわれることにより、画
情報データの送信が連続的に行なわれる。
情報データの送信が連続的に行なわれる。
次に、受信の場合の動作について説明する。最
初は第１および第２のデータセレクタ１５，１６
は、図示されている実線の位置に接続されてい
る。今、電話回線より復調器を経由した画情報デ
ータRIDTが送られてきたとすると、このデータ
RIDTは第２のバツフアメモリ１１に格納され
る。この時、選択回路１２は低速のアドレスカウ
ンタ１４を選択しているので、第２のバツフアメ
モリ１１は電話回線の伝送速度に合つた低速で動
作している。
初は第１および第２のデータセレクタ１５，１６
は、図示されている実線の位置に接続されてい
る。今、電話回線より復調器を経由した画情報デ
ータRIDTが送られてきたとすると、このデータ
RIDTは第２のバツフアメモリ１１に格納され
る。この時、選択回路１２は低速のアドレスカウ
ンタ１４を選択しているので、第２のバツフアメ
モリ１１は電話回線の伝送速度に合つた低速で動
作している。
その後、適当な時間に第１および第２のデータ
セレクタ１５および１６は図の点線の位置に接続
される。この時、選択回路１２は高速のアドレス
カウンタ１３を選択している。したがつて、第２
のバツフアメモリ１１に格納されていたデータは
高速で読み出され、データセレクタ１５を経由し
て、高速で第１のバツフアメモリ１０に書き込ま
れる。
セレクタ１５および１６は図の点線の位置に接続
される。この時、選択回路１２は高速のアドレス
カウンタ１３を選択している。したがつて、第２
のバツフアメモリ１１に格納されていたデータは
高速で読み出され、データセレクタ１５を経由し
て、高速で第１のバツフアメモリ１０に書き込ま
れる。
次のフエーズにおいては、第１および第２のデ
ータセレクタ１５，１６は再び元の実線の位置に
戻される。そして、第１のバツフアメモリ１０に
格納されたデータが高速のアドレスカウンタ１０
により高速で読み出される。この読み出されたデ
ータはプリンタへ受信画情報データRODTとし
て送出される。この時、第２のバツフアメモリ１
１には画情報データが低速で書き込まれる。
ータセレクタ１５，１６は再び元の実線の位置に
戻される。そして、第１のバツフアメモリ１０に
格納されたデータが高速のアドレスカウンタ１０
により高速で読み出される。この読み出されたデ
ータはプリンタへ受信画情報データRODTとし
て送出される。この時、第２のバツフアメモリ１
１には画情報データが低速で書き込まれる。
このように、上記した実施例においては、選択
回路が１個であるにもかかわらず、送信と受信を
効率良く行なうことができる。
回路が１個であるにもかかわらず、送信と受信を
効率良く行なうことができる。
以上のように、本発明のメモリ駆動回路によれ
ば、メモリ・アドレスおよび読み出し、書き込み
クロツクの選択回路を従来に比べ１個減らすこと
ができるので、低コスト、かつ、高信頼性である
という効果がある。
ば、メモリ・アドレスおよび読み出し、書き込み
クロツクの選択回路を従来に比べ１個減らすこと
ができるので、低コスト、かつ、高信頼性である
という効果がある。
また、選択回路が１個であるにかかわらず、送
信と受信を効率良く行えるという効果がある。
信と受信を効率良く行えるという効果がある。
第１図は従来のバツフアメモリ駆動回路の機能
ブロツク図、第２図および第３図はそれぞれ本発
明の原理および一実施例を示すバツフアメモリ駆
動回路の機能ブロツク図である。 １０……第１のバツフアメモリ、１１……第２
のバツフアメモリ、１２……選択回路、１３……
高速のアドレスカウンタ、１４……低速のアドレ
スカウンタ、１５，１６……データセレクタ。
ブロツク図、第２図および第３図はそれぞれ本発
明の原理および一実施例を示すバツフアメモリ駆
動回路の機能ブロツク図である。 １０……第１のバツフアメモリ、１１……第２
のバツフアメモリ、１２……選択回路、１３……
高速のアドレスカウンタ、１４……低速のアドレ
スカウンタ、１５，１６……データセレクタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力端子と第２のバツフアメモリの出
力とを切替えて選択する第１の切替えスイツチ、
該第１の切替えスイツチのその入力側が接続され
た第１のバツフアメモリ、第２の入力端子と前記
第１のバツフアメモリの出力とを切替えて選択す
る第２の切替えスイツチ、該第２の切替えスイツ
チにその入力側が接続された前記第２のバツフア
メモリ、該第１のバツフアメモリの動作を制御す
高速動作の第１のアドレスカウンタ、低速動作の
第２のアドレスカウンタ、ならびに該第１および
第２のアドレスカウンタの一方を選択し、選択さ
れたアドレスカウンタにより前記第２のバツフア
メモリの動作を制御する１個の選択回路を具備
し、 データの送信時には、前記第１の入力端子→第
１のバツフアメモリ→第２のバツフアメモリの順
にデータ転送が行なわれるように前記第１および
第２の切替えスイツチを制御すると共に、前記選
択回路は前記第１のバツフアメモリ→第２のバツ
フアメモリのデータ転送時には前記第１のアドレ
カウンタを、また前記第２のバツフアメモリ→電
話回線のデータ転送時には前記第２のアドレスカ
ウンタを選択し、 一方、データの受信時には、前記第２の入力端
子→第２のバツフアメモリ→第１のバツフアメモ
リの順にデータ転送が行われるように前記第１お
よび第２の切替えスイツチを制御すると共に、前
記選択回路は前記第２の入力端子→第２のバツフ
アメモリのデータ転送時には前記第２のアドレス
カウンタを選択し、第２のバツフアメモリ→第１
のバツフアメモリの転送時には前記第１のアドレ
スカウンタを選択するようにしたことを特徴とす
るフアクシミリ装置のメモリ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6966882A JPS58187064A (ja) | 1982-04-27 | 1982-04-27 | メモリ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6966882A JPS58187064A (ja) | 1982-04-27 | 1982-04-27 | メモリ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58187064A JPS58187064A (ja) | 1983-11-01 |
| JPH0161271B2 true JPH0161271B2 (ja) | 1989-12-27 |
Family
ID=13409441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6966882A Granted JPS58187064A (ja) | 1982-04-27 | 1982-04-27 | メモリ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58187064A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5586263A (en) * | 1978-12-23 | 1980-06-28 | Nec Corp | Analog picture signal transmission system |
| JPS5686573A (en) * | 1979-12-18 | 1981-07-14 | Fuji Xerox Co Ltd | Reader |
-
1982
- 1982-04-27 JP JP6966882A patent/JPS58187064A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58187064A (ja) | 1983-11-01 |
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