JPH01757A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01757A JPH01757A JP62-155681A JP15568187A JPH01757A JP H01757 A JPH01757 A JP H01757A JP 15568187 A JP15568187 A JP 15568187A JP H01757 A JPH01757 A JP H01757A
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- JP
- Japan
- Prior art keywords
- channel
- region
- silicide
- layer
- design rules
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特にＣＭＯ３からなるＬＳＩに有
効な半導体装置に関する。
効な半導体装置に関する。
本発明は、Ｐチャンネル領域とＮチャンネル領域の能動
領域には異なる膜厚のシリサイド層が裏打ちされること
を特徴とする。
領域には異なる膜厚のシリサイド層が裏打ちされること
を特徴とする。
従来のシリサイド層を、Ｐ、Ｎ両領域に同じ膜厚のシリ
サイド層を形成していた。このため従来技術では、浅い
接合をＡｓ注入で形成できるＮチャンネル領域には、シ
リサイドの接合のつき抜けを避けるため薄いシリサイド
層のみしか形成できｆ、Ｐ、Ｎ両チャンネル領域が薄い
シリサイド層で形成される。
サイド層を形成していた。このため従来技術では、浅い
接合をＡｓ注入で形成できるＮチャンネル領域には、シ
リサイドの接合のつき抜けを避けるため薄いシリサイド
層のみしか形成できｆ、Ｐ、Ｎ両チャンネル領域が薄い
シリサイド層で形成される。
このため、例えば、メモリ一部がＮチャンネルＭＯ３Ｆ
ＥＴ、周辺の回路がＰ１Ｎ両チャンネルＣＭ ＯＳ Ｆ
Ｅ ＴからなるスタティックＲＡＭなどにおいては、
スピードを律則するＰチャンネルトランジスタのゲイン
及び拡散層抵抗が、デザインルールで許される限界より
も、劣っているため、ＬＳＩの高速化を防げるという、
欠点を存していた。そして本発明はデザインルールの限
界内で最大限の電気特性を発揮でき、−層の高速化が達
成された半導体装置を提供することを目的とする。
ＥＴ、周辺の回路がＰ１Ｎ両チャンネルＣＭ ＯＳ Ｆ
Ｅ ＴからなるスタティックＲＡＭなどにおいては、
スピードを律則するＰチャンネルトランジスタのゲイン
及び拡散層抵抗が、デザインルールで許される限界より
も、劣っているため、ＬＳＩの高速化を防げるという、
欠点を存していた。そして本発明はデザインルールの限
界内で最大限の電気特性を発揮でき、−層の高速化が達
成された半導体装置を提供することを目的とする。
本発明は、かかる従来の欠点を解決するため、Ｐチャン
ネルの能動領域には、デザインルールで許される、 す
なわちＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔの電気特性で
制限される集密限度のシリサイド層を、Ｎチャンネル領
域のシリサイド層より厚く形成している。本発明によれ
ばＰ％Ｎ両チケチヤンネル領域いて、シリサイド層の膜
厚を独立に最適化するためＮＰＳＮ両チャンネルＭＯ５
ＦＥＴがデザインルールの限界内で最大限の電気特性、
（ゲイン、種々の抵抗など）を発揮でき、ＬＳＩの高速
化を可能にする。
ネルの能動領域には、デザインルールで許される、 す
なわちＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔの電気特性で
制限される集密限度のシリサイド層を、Ｎチャンネル領
域のシリサイド層より厚く形成している。本発明によれ
ばＰ％Ｎ両チケチヤンネル領域いて、シリサイド層の膜
厚を独立に最適化するためＮＰＳＮ両チャンネルＭＯ５
ＦＥＴがデザインルールの限界内で最大限の電気特性、
（ゲイン、種々の抵抗など）を発揮でき、ＬＳＩの高速
化を可能にする。
以下Ｔｉシリサイドを用いて実施例を示す。Ｔｉは、Ｓ
ｉとの反応によりＴｉ５ｉｔを形成するが、反応熱処理
を適当に選べば、Ｔ ｉ Ｓ １ ｔの形成はＳｉ中の
不純物ｊｆＡ度に依存することが明らかになった。例え
ば、Ｉ３Ｆ、イオン注入シリコンとＡｓイオンを５Ｘ１
０” ｃｍ−’注入したシリコン上にＴｉを６００人
形成後、６８０°Ｃ〜７００℃で３０ｓアニールするこ
とにより、ＢＦ、イオン注入層上には約０．１μｍのＴ
ｉ Ｓ Ｉ ＊が形成され、ＡＳ注入領域上には約０
．０６μｍのＴｉＳ ｌｚとＴｉＳｉが形成される。１
ＴＩＳｉは、ＲＣＡ液により除去されるため、同一のプ
ロセスでＰチャンネルとＮチャンネル領域に異なる膜厚
のＴｉシリサイドが形成される。一般に、Ｎチャンネル
ｈ、１０５ Ｆ Ｅ Ｔからなるメモリ一部ではデザイ
ンルールが厳しいため、接合も浅くなりＴｉシリサイド
も厚くない。一方、周辺回路部でデザインルールがメモ
リ一部に比べて厳しくな（、ＰチャンネルＭ ＯＳ Ｆ
Ｅ Ｔについては、微細化よりも電気特性の向上が要
求される。
ｉとの反応によりＴｉ５ｉｔを形成するが、反応熱処理
を適当に選べば、Ｔ ｉ Ｓ １ ｔの形成はＳｉ中の
不純物ｊｆＡ度に依存することが明らかになった。例え
ば、Ｉ３Ｆ、イオン注入シリコンとＡｓイオンを５Ｘ１
０” ｃｍ−’注入したシリコン上にＴｉを６００人
形成後、６８０°Ｃ〜７００℃で３０ｓアニールするこ
とにより、ＢＦ、イオン注入層上には約０．１μｍのＴ
ｉ Ｓ Ｉ ＊が形成され、ＡＳ注入領域上には約０
．０６μｍのＴｉＳ ｌｚとＴｉＳｉが形成される。１
ＴＩＳｉは、ＲＣＡ液により除去されるため、同一のプ
ロセスでＰチャンネルとＮチャンネル領域に異なる膜厚
のＴｉシリサイドが形成される。一般に、Ｎチャンネル
ｈ、１０５ Ｆ Ｅ Ｔからなるメモリ一部ではデザイ
ンルールが厳しいため、接合も浅くなりＴｉシリサイド
も厚くない。一方、周辺回路部でデザインルールがメモ
リ一部に比べて厳しくな（、ＰチャンネルＭ ＯＳ Ｆ
Ｅ Ｔについては、微細化よりも電気特性の向上が要
求される。
本発明によれば、ＴｉとＳｉとの反応温度及びＰ、Ｎチ
ャンネル、特にＡｓまたはＰの注入量を約１０” 〜１
０” ｃｍ−’の範囲で最適化することにより、Ｎチャ
ンネル領域のシリサイド層は薄く、かつ、Ｐチャンネル
領域のシリサイド層はデザイン・ルールの許容範囲内で
厚くすることが出来、Ｐチャンネルトランジスタのゲイ
ンを大きく、シート抵抗、配線とのコンタクト抵抗の低
減を可能にする。
ャンネル、特にＡｓまたはＰの注入量を約１０” 〜１
０” ｃｍ−’の範囲で最適化することにより、Ｎチャ
ンネル領域のシリサイド層は薄く、かつ、Ｐチャンネル
領域のシリサイド層はデザイン・ルールの許容範囲内で
厚くすることが出来、Ｐチャンネルトランジスタのゲイ
ンを大きく、シート抵抗、配線とのコンタクト抵抗の低
減を可能にする。
第１図は、本発明によるＣ Ｍ Ｓ Ｆ Ｅ Ｔの構造
断面積を示す図。Ｐｃｈ領域のＴ Ｉ Ｓ ｓ ｔ ９
はＮｃｈ ｔｆｊＩ域のＴｉＳｉ、８よりも厚いことを
示す。 １・・・Ｓｉ基板 ２・・・絶縁膜 ３・・・ゲート膜
４・・・サイドワール絶縁物 ５・・・Ｎｃｈ拡散層 ６・・・Ｐｃｈ拡散層 ７・・・ゲート電極８・・・Ｎ
ｃｈ領域Ｔ ｉＳ ｓ を層９−Ｐ ｃ ｈ領域Ｔｉ５
ｉｔ層 以 上 出願人 セイコーエプソン株式会社
断面積を示す図。Ｐｃｈ領域のＴ Ｉ Ｓ ｓ ｔ ９
はＮｃｈ ｔｆｊＩ域のＴｉＳｉ、８よりも厚いことを
示す。 １・・・Ｓｉ基板 ２・・・絶縁膜 ３・・・ゲート膜
４・・・サイドワール絶縁物 ５・・・Ｎｃｈ拡散層 ６・・・Ｐｃｈ拡散層 ７・・・ゲート電極８・・・Ｎ
ｃｈ領域Ｔ ｉＳ ｓ を層９−Ｐ ｃ ｈ領域Ｔｉ５
ｉｔ層 以 上 出願人 セイコーエプソン株式会社
Claims (1)
- ＣＭＯＳＦＥＴからなる半導体装置において、Ｐチャ
ンネル領域の能動領域には、Ｎチャンネル領域の能動領
域よりも、より厚いシリサイド膜が裏打ちされてなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155681A JP2658057B2 (ja) | 1987-06-23 | 1987-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155681A JP2658057B2 (ja) | 1987-06-23 | 1987-06-23 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH01757A true JPH01757A (ja) | 1989-01-05 |
| JPS64757A JPS64757A (en) | 1989-01-05 |
| JP2658057B2 JP2658057B2 (ja) | 1997-09-30 |
Family
ID=15611242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155681A Expired - Lifetime JP2658057B2 (ja) | 1987-06-23 | 1987-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658057B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3514500B2 (ja) | 1994-01-28 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JP2005057301A (ja) * | 2000-12-08 | 2005-03-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295822A (ja) * | 1985-10-23 | 1987-05-02 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-06-23 JP JP62155681A patent/JP2658057B2/ja not_active Expired - Lifetime
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