JPS59172265A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS59172265A JPS59172265A JP58045931A JP4593183A JPS59172265A JP S59172265 A JPS59172265 A JP S59172265A JP 58045931 A JP58045931 A JP 58045931A JP 4593183 A JP4593183 A JP 4593183A JP S59172265 A JPS59172265 A JP S59172265A
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- Japan
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- semiconductor
- semiconductor device
- impurities
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- region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタな備えた
半導体装置の改良とその製造方法に関するものである。
半導体装置の改良とその製造方法に関するものである。
ＭＩＳＦＥＴを半導体基板に集積してなる半導体装置は
、近来、その集積度を向上する一途にある。そのために
、ＭＩＳＦＥＴな構成するソース領域およびドレイン領
域の半導体領域は、リンネ純物による形成からヒ素不純
物による形成へと変動してきた。ヒ素不純物からなる半
導体領域によって構成されたＭＩＳＦＥＴは、半導体領
域の拡散速度が従来のリンネ純物による半導体領域と比
較して遅いために集積度の向上に適し、かつ、集積度の
向上による短チグンネル効果を緩和する利点がある。し
かしながら、集積度の向上とともに半導体領域の耐圧が
低下するために不要なブレークダウンを生じ、かつ、ホ
ットキャリアによる影響な受けやすくなるという欠点が
あった。そのために、半導体装置の集積度の向上ととも
に、その性能の信頼性が低下してしまった。
、近来、その集積度を向上する一途にある。そのために
、ＭＩＳＦＥＴな構成するソース領域およびドレイン領
域の半導体領域は、リンネ純物による形成からヒ素不純
物による形成へと変動してきた。ヒ素不純物からなる半
導体領域によって構成されたＭＩＳＦＥＴは、半導体領
域の拡散速度が従来のリンネ純物による半導体領域と比
較して遅いために集積度の向上に適し、かつ、集積度の
向上による短チグンネル効果を緩和する利点がある。し
かしながら、集積度の向上とともに半導体領域の耐圧が
低下するために不要なブレークダウンを生じ、かつ、ホ
ットキャリアによる影響な受けやすくなるという欠点が
あった。そのために、半導体装置の集積度の向上ととも
に、その性能の信頼性が低下してしまった。
従って、本発明の目的は、各々の性能の要求に応じたＭ
ＩＳＦＥＴを備えた半導体装置によって、その集積度を
向上し、かつ、その信頼性を向上することにある。
ＩＳＦＥＴを備えた半導体装置によって、その集積度を
向上し、かつ、その信頼性を向上することにある。
以下、一実施例とともに、本発明の詳細な説明する。
なお、企図において、同様の機能を有するものは同一符
号を付け、そのくり返しの説明は省略する。
号を付け、そのくり返しの説明は省略する。
第１図〜第９図は、本発明の一実施例の製造方法を説明
するための各製造工程における半導体装置の要部断面図
である。本実施例は、同一半導体基板内に２つの異なる
ＭＩ ５ＦＥＴを形成する場合を示すものであり、図中
、囚は集積化に適したＭＩ Ｓ Ｆ ＥＴＱ＋ 、 ０
３）は半導体領域の耐圧が必要なＭＩＳＦＥＴＱ、であ
る。
するための各製造工程における半導体装置の要部断面図
である。本実施例は、同一半導体基板内に２つの異なる
ＭＩ ５ＦＥＴを形成する場合を示すものであり、図中
、囚は集積化に適したＭＩ Ｓ Ｆ ＥＴＱ＋ 、 ０
３）は半導体領域の耐圧が必要なＭＩＳＦＥＴＱ、であ
る。
まず、シリコン単結晶からなり、ボロン（Ｂ）イオンの
不純物が３〜５Ｘ１０＋６原子１１ｉ！ｌｌ／Ｃｒ／ｌ
程度の濃度を有するｐ型の半導体基板１を用意する。
不純物が３〜５Ｘ１０＋６原子１１ｉ！ｌｌ／Ｃｒ／ｌ
程度の濃度を有するｐ型の半導体基板１を用意する。
この後、第１図囚、（Ｂ）に示すように、１０００ｔ：
’程度の熱処理を施すことによって、半導体基板１上に
二酸化シリコン（Ｓｉｎ、）からなる絶縁膜２を形成す
る。この絶縁膜２の膜厚は、２００Ａ程度でよい。
’程度の熱処理を施すことによって、半導体基板１上に
二酸化シリコン（Ｓｉｎ、）からなる絶縁膜２を形成す
る。この絶縁膜２の膜厚は、２００Ａ程度でよい。
前記第１図（５）、ａ３）に示す工程の後に、全面に５
００〜１４ｏｏｉ程度のナイトライド（ＳｉＳＮ４）を
デポジションし、ＭＩ ５ＦＥＴ形成部以外のナイトラ
イドを除去して耐不純物打込みおよび耐熱処理のための
マスク３を形成する。このマスク３を用いて、マスク３
以外の半導体基板１にチャンネルストッパ領域形成のた
めの不純物を打込むと、第２図囚、（Ｂ）に示すように
なる。前記不純物の打込入は、Ｉ Ｘ １０ ｔａ原子
個／ｄ程度のボロンイオン（ＢＩ）不純物な用い、イオ
ン注入法によって８０ＣＫｅＶ″１程度のエネルギで行
えばよいつ第２図囚、■）に示す工程の後に、マスク３
を用いて１０００ｔ：’ 程度の熱処理な施し、マス
ク３以外の部分に９０００Ａ程度の膜厚で絶縁膜（フィ
ールド絶縁膜）４を形成する。これと同時に、絶縁膜４
下部の不純物（ＢＩ）を引き伸し拡散し、ｐのチャンネ
ルストッパ領域５を形成する。この後、マスク３を除去
すると、第３図（４）、（Ｂ）に示すようになる。
００〜１４ｏｏｉ程度のナイトライド（ＳｉＳＮ４）を
デポジションし、ＭＩ ５ＦＥＴ形成部以外のナイトラ
イドを除去して耐不純物打込みおよび耐熱処理のための
マスク３を形成する。このマスク３を用いて、マスク３
以外の半導体基板１にチャンネルストッパ領域形成のた
めの不純物を打込むと、第２図囚、（Ｂ）に示すように
なる。前記不純物の打込入は、Ｉ Ｘ １０ ｔａ原子
個／ｄ程度のボロンイオン（ＢＩ）不純物な用い、イオ
ン注入法によって８０ＣＫｅＶ″１程度のエネルギで行
えばよいつ第２図囚、■）に示す工程の後に、マスク３
を用いて１０００ｔ：’ 程度の熱処理な施し、マス
ク３以外の部分に９０００Ａ程度の膜厚で絶縁膜（フィ
ールド絶縁膜）４を形成する。これと同時に、絶縁膜４
下部の不純物（ＢＩ）を引き伸し拡散し、ｐのチャンネ
ルストッパ領域５を形成する。この後、マスク３を除去
すると、第３図（４）、（Ｂ）に示すようになる。
第３図囚、■）に示す工程の後に、絶縁膜２が除去され
るように全面にエツチングを施す。これによって、ＭＩ
ＳＦＥＴ形成部の半導体基板１０表面部が露出される。
るように全面にエツチングを施す。これによって、ＭＩ
ＳＦＥＴ形成部の半導体基板１０表面部が露出される。
この後、第４図囚、 Ｑ３）に示すように、ＭＩＳＦＥ
Ｔ形成部の露出された半導体基板１表面部に再び二酸化
シリコンの絶縁膜（ゲート絶縁膜）６を形成するように
、全面に１０００Ｃ程度の熱処′ｆｋＪな施す。前記絶
縁膜６の膜厚は、４００Ａ程度でよい。この絶縁膜６を
介して半導体基板１表面近傍部に閾値電圧を調整するた
めの不純物を導入（図示しない）する。この不純物の導
入は、６Ｘ１０”原子ｇＡ／ｍ１Ｍ度のボロンイオンを
用い、イオン注入技術によって７５（ＫｅＶ）程度のエ
ネルギで行えばよい。
Ｔ形成部の露出された半導体基板１表面部に再び二酸化
シリコンの絶縁膜（ゲート絶縁膜）６を形成するように
、全面に１０００Ｃ程度の熱処′ｆｋＪな施す。前記絶
縁膜６の膜厚は、４００Ａ程度でよい。この絶縁膜６を
介して半導体基板１表面近傍部に閾値電圧を調整するた
めの不純物を導入（図示しない）する。この不純物の導
入は、６Ｘ１０”原子ｇＡ／ｍ１Ｍ度のボロンイオンを
用い、イオン注入技術によって７５（ＫｅＶ）程度のエ
ネルギで行えばよい。
第４図囚、■）に示す工程の後に、ＭＩ ５ＦＥＴのゲ
ート電極となる多結晶シリコン（以下、ポリシリコンと
いう）ｖ３５００大程度の膜厚で全面にデポジションし
、導電性を得るためにリンイオン不純物を拡散（リン処
理）する。この後、ホトレジストなどのマスクを用いて
前記ポリシリコンにパターニングな施し、ゲートｔｔａ
ｉ７を形成する。
ート電極となる多結晶シリコン（以下、ポリシリコンと
いう）ｖ３５００大程度の膜厚で全面にデポジションし
、導電性を得るためにリンイオン不純物を拡散（リン処
理）する。この後、ホトレジストなどのマスクを用いて
前記ポリシリコンにパターニングな施し、ゲートｔｔａ
ｉ７を形成する。
この後、第５図（４）、（Ｂ）に示すように、ゲート電
極７下部以外の絶縁膜６が除去されるように全面の絶縁
膜４，６にエツチングを施す。そして、１０００Ｃ程度
の熱処理によって、半導体領域となる部分の半導体基板
１表面を覆い、かつ、ゲート電極７′ｌｔ覆うような二
酸化シリコンの絶縁膜１０を形成する。なお、ゲート電
極７はモリブデン（Ｍ ｏ ） 、タングステン（Ｗ）
などの高融点金属や、それらとシリコンの化合物である
シリサイドを用いてもよい１ 第５図囚、（８）に示す工程の後に、全面にホトレジス
トを形成し、ＭＩＳＦＥＴＱ＋ の半導体領域（ソース
領域およびドレイン領域）となる部分のホトレジストを
除去し、耐不純物打込入のためのマスク８な形成する。
極７下部以外の絶縁膜６が除去されるように全面の絶縁
膜４，６にエツチングを施す。そして、１０００Ｃ程度
の熱処理によって、半導体領域となる部分の半導体基板
１表面を覆い、かつ、ゲート電極７′ｌｔ覆うような二
酸化シリコンの絶縁膜１０を形成する。なお、ゲート電
極７はモリブデン（Ｍ ｏ ） 、タングステン（Ｗ）
などの高融点金属や、それらとシリコンの化合物である
シリサイドを用いてもよい１ 第５図囚、（８）に示す工程の後に、全面にホトレジス
トを形成し、ＭＩＳＦＥＴＱ＋ の半導体領域（ソース
領域およびドレイン領域）となる部分のホトレジストを
除去し、耐不純物打込入のためのマスク８な形成する。
このマスク８な用いて、集積化に適したＭＩＳＦＥＴＱ
、を形成するための不純物を打込むと、第６図（４）、
ω）に示すようになる。この不純物打込みは、ｌＸｌ０
”原子個／ｄ程度のヒ素イオン（ＡｓＩ）不純物ケ用い
、イオン注入法によって８０ （ＫｅＶ’４ 程度のエ
ネルギで行えばよい。
、を形成するための不純物を打込むと、第６図（４）、
ω）に示すようになる。この不純物打込みは、ｌＸｌ０
”原子個／ｄ程度のヒ素イオン（ＡｓＩ）不純物ケ用い
、イオン注入法によって８０ （ＫｅＶ’４ 程度のエ
ネルギで行えばよい。
第６図囚、（Ｂ）に示す工程の後に、前記マスク８を除
去し、再び全面にホトレジストを形成し、ＭＩＳＦＥＴ
Ｑ２の半導体領域（ソース領域およびドレイン領域）と
なる部分のホトレジストな除去し、耐不純物打込みのた
めのマスク９を形成スる。
去し、再び全面にホトレジストを形成し、ＭＩＳＦＥＴ
Ｑ２の半導体領域（ソース領域およびドレイン領域）と
なる部分のホトレジストな除去し、耐不純物打込みのた
めのマスク９を形成スる。
このマスク９を用いて、耐圧が必要なＭＩＳＦＥＴＱ、
を形成するための不純物を打込むと、第７図囚、 ＣＢ
）に示すようになる。この不純物打込みは。
を形成するための不純物を打込むと、第７図囚、 ＣＢ
）に示すようになる。この不純物打込みは。
１ Ｘ １０ ”原子１１！／７程度のリンイオン（Ｐ
Ｉ）不純物な用い、イオン注入法によって８０（ＫｅＶ
）程度のエネルギで行えばよい。
Ｉ）不純物な用い、イオン注入法によって８０（ＫｅＶ
）程度のエネルギで行えばよい。
第７図囚、（Ｂ）に示す工程の後に、マスク９を除去し
、第８図囚、（３）に示すように、リンシリケートガラ
ス（ＰＳＧ）からなる絶縁膜１１を全面に８０００λ程
度の膜厚で形成し、熱処理（グラスフロー）を施す。こ
の絶縁膜１１によって、多層化とともに成長する起伏部
な緩和し、かつ、半導体装置の特性に影響な与えるナト
リウム（Ｎａ）イオンの捕獲をすることができるように
なっている。
、第８図囚、（３）に示すように、リンシリケートガラ
ス（ＰＳＧ）からなる絶縁膜１１を全面に８０００λ程
度の膜厚で形成し、熱処理（グラスフロー）を施す。こ
の絶縁膜１１によって、多層化とともに成長する起伏部
な緩和し、かつ、半導体装置の特性に影響な与えるナト
リウム（Ｎａ）イオンの捕獲をすることができるように
なっている。
第８図（４）、＠に示す工程の後に、前記半導体領域形
成のために打込まれた不純物な引き伸し拡散し、ＭＩＳ
ＦＥＴＱ＋のｎ＋型の半導体領域１２およびＭＩＳＦＥ
ＴＱｚのｎ”ｍの半導体領域１３な形成する。半導体領
域１２の深さは０．３μｍ程度、半導体領域１３の深さ
は０．５μｍ程度でよい。
成のために打込まれた不純物な引き伸し拡散し、ＭＩＳ
ＦＥＴＱ＋のｎ＋型の半導体領域１２およびＭＩＳＦＥ
ＴＱｚのｎ”ｍの半導体領域１３な形成する。半導体領
域１２の深さは０．３μｍ程度、半導体領域１３の深さ
は０．５μｍ程度でよい。
この後に、所定の半導体領域１２．１３上部の絶縁膜１
０．１１を除去して接続孔（コンタクトホール）１４を
形成するうこの接続孔１４を介して半導体領域に接続す
るように１例えばアルミニウムからなる配線１５を形成
すると、第９図囚、（Ｂ）に示すようになる。
０．１１を除去して接続孔（コンタクトホール）１４を
形成するうこの接続孔１４を介して半導体領域に接続す
るように１例えばアルミニウムからなる配線１５を形成
すると、第９図囚、（Ｂ）に示すようになる。
これら一連の工程によって、本実施例の半導体装置は完
成する。また、この後に保護膜などな形成してもよい。
成する。また、この後に保護膜などな形成してもよい。
次に、前記本発明の一実施例にもとすいて構成した半導
体装置を第１０図に示す。
体装置を第１０図に示す。
第１０図は、本発明の一実施例にもとすいて構成した記
憶機能を有する半導体装置の概要図を示すものである。
憶機能を有する半導体装置の概要図を示すものである。
第１０図において、１６は半導体装置である。
１７は半導体基板１の周辺部に設けられた外部端子であ
り、半導体装置１６の外部からの信号を内部にもしくは
内部から外部への信号を授受するためのものである。１
８は半導体基板１の中央部に殺げられたｖＩ数のＭＩＳ
ＦＥＴＱ＋な備えたメモリアレイ部であり、ある情報を
保持するためのものである。このメモリアレイ部１８は
、多くの情報を保持するために多くの記憶素子が必要で
あり。
り、半導体装置１６の外部からの信号を内部にもしくは
内部から外部への信号を授受するためのものである。１
８は半導体基板１の中央部に殺げられたｖＩ数のＭＩＳ
ＦＥＴＱ＋な備えたメモリアレイ部であり、ある情報を
保持するためのものである。このメモリアレイ部１８は
、多くの情報を保持するために多くの記憶素子が必要で
あり。
七のために高集積化な要求されるようになっているつ１
９はメモリアレイ部１８の左部分に設けられた複数のＭ
ＩＳＦＥＴＱｔを備えた横デコーダ回路であり、２０は
メモリアレイ部１８の上部分に設けられた複数のＭＩＳ
ＦＥＴＱ、を備えた縦デコーダ回路である。２１はメモ
リアレイ部１８の右部に設けられた複数のＭＩＳＦＥＴ
Ｑ２を備えた読人出し・書き込み回路であるっ前記横デ
コーダ回路１９．縦デコーダ回路２０および読み出し・
書き込み回路２１の迦辺回路は、ブースト等の高電圧回
路を備えているために、外部端子と接続されているため
に、動作電圧以上の電圧に耐えることが要求されるよう
になっている。
９はメモリアレイ部１８の左部分に設けられた複数のＭ
ＩＳＦＥＴＱｔを備えた横デコーダ回路であり、２０は
メモリアレイ部１８の上部分に設けられた複数のＭＩＳ
ＦＥＴＱ、を備えた縦デコーダ回路である。２１はメモ
リアレイ部１８の右部に設けられた複数のＭＩＳＦＥＴ
Ｑ２を備えた読人出し・書き込み回路であるっ前記横デ
コーダ回路１９．縦デコーダ回路２０および読み出し・
書き込み回路２１の迦辺回路は、ブースト等の高電圧回
路を備えているために、外部端子と接続されているため
に、動作電圧以上の電圧に耐えることが要求されるよう
になっている。
なお、本発明は、前記実施例に限定されることなく、そ
の要旨を変更しない範囲において柚々変更し得ることは
勿論である。
の要旨を変更しない範囲において柚々変更し得ることは
勿論である。
以上説明したように１本発明によれば、高集積化に適す
る不純物からなる半導体領域を備えたＭＩＳＦＥＴと高
耐圧化に適する不純物からなる半導体領域を備えたＭＩ
ＳＦＥＴなどケ同一半導体基板に形成することができる
うこれによって、それぞれの部所の要求に応じてＭＩＳ
ＦＥＴＬ牛導体基板に備えることができる。従って、半
導体装置の集積度を向上でき、かつ、その信頼性を向上
することができる。
る不純物からなる半導体領域を備えたＭＩＳＦＥＴと高
耐圧化に適する不純物からなる半導体領域を備えたＭＩ
ＳＦＥＴなどケ同一半導体基板に形成することができる
うこれによって、それぞれの部所の要求に応じてＭＩＳ
ＦＥＴＬ牛導体基板に備えることができる。従って、半
導体装置の集積度を向上でき、かつ、その信頼性を向上
することができる。
第１図（４）、■）〜第９図（Ａ） 、 ０３）は１本
発明の一実施例の製造方法な説明するための各製造１稈
における半導体装置の要部断面図、 第１０図は、本発明の一実施例にもとすいて構成した半
導体装置の概要図である。 図中、１・・・半導体基板、２．４，６，１０．１１・
・・絶縁膜、３，８．９・・・マスク、５・・・チャン
ネルスト・ンパ領域、７・・・ゲート電極、１２．１３
・・・半導体領域、１４・・・接続孔、１５・・・配線
、１６・・・半導体装置、１７・・・外部端子、１８・
・・メモリアレイ部、１９・・・横デコーダ、２０・・
・縦デコーダ、２１・・・読人出し・書き込み回陥であ
る。
発明の一実施例の製造方法な説明するための各製造１稈
における半導体装置の要部断面図、 第１０図は、本発明の一実施例にもとすいて構成した半
導体装置の概要図である。 図中、１・・・半導体基板、２．４，６，１０．１１・
・・絶縁膜、３，８．９・・・マスク、５・・・チャン
ネルスト・ンパ領域、７・・・ゲート電極、１２．１３
・・・半導体領域、１４・・・接続孔、１５・・・配線
、１６・・・半導体装置、１７・・・外部端子、１８・
・・メモリアレイ部、１９・・・横デコーダ、２０・・
・縦デコーダ、２１・・・読人出し・書き込み回陥であ
る。
Claims (1)
- １．２種類以上の不純物によってその種類別の半導体領
域を半導体基板に設け、該設けられたそれぞれの半導体
領域によって構成された異なる絶縁ゲート型電界効果ト
ランジスタを備えたことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置であって、
前記種類別の半導体領域は、リンイオン不純物からなる
半導体領域とヒ素イオン不純物からなる半導体領域であ
ることを特徴とする半導体装置。 ３、絶縁ゲート型電界効果トランジスタな備えた半導体
装置の製造方法において、前記絶縁ゲート型電界効果ト
ランジスタの半導体領域を形成する工程が、２種類以上
の不純物によって、その種類別の半導体領域を形成する
工程からなることを特徴とする半導体装置の製造方法。 ４、特許請求の範囲第３項記載の半導体装置の製造方法
であって、前記種類別の半導体領域を形成する工程は、
ヒ素イオン不純物によって半導体領域を形成し、リンイ
オン不純物によって半導体領域を形成する工程であるこ
とを特徴とする半導体装置の＠造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045931A JPS59172265A (ja) | 1983-03-22 | 1983-03-22 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045931A JPS59172265A (ja) | 1983-03-22 | 1983-03-22 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172265A true JPS59172265A (ja) | 1984-09-28 |
Family
ID=12733005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045931A Pending JPS59172265A (ja) | 1983-03-22 | 1983-03-22 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156862A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
-
1983
- 1983-03-22 JP JP58045931A patent/JPS59172265A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156862A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
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