JPH01768A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の目的］ （産業上の利用分野） 本発明は、半導体基板同士の直接接着技術を用いた半導
体素子の製造方法に関する。

（従来の技術）゛ 電力用半導体素子等において、定格電圧の向上と共に気
相成長により形成されるエピタキシャル・ウェーハの比
抵抗をますます高くすることが必要になっている。しが
しながら、高不純物濃度の半導体基板を用いｔこ場合こ
の上に高抵抗エピタキシャル層を形成することは、基板
からの不純物混入があるために難しい。例えばｎ−型層
が１００Ω・ｃＩｒ１以上であるｎ”−ｎ″″″接合つ
エピタキシャル・ウェーハを形成することは非常に困難
である。

また導電変調型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔなどにおいては、
ｐ十型基板にｎ十型層、ｎ−型層を順次エピタキシャル
成長させる場合があるが、この様なエピタキシャル・ウ
ェーハを形成する場合、ｐ＋−〇十接合界面での不純物
のフンペンセーションが起り、所望の接合特性を得るこ
とが難しい。高不純物濃度層内にこれと逆導電型の高不
純物濃度層を拡散法により形成する場合も同様の問題が
ある。

（発明が解決しようとする問題点） 以上のように従来のエピタキシャル成長法や拡散法では
、所望のｐｎ接合特性を形成する上で限界がある。

本発明はこの様な点に鑑み、特に半導体基板の直接接着
技術を利用して素子ウェーハを形成し、接着界面でのキ
ャリア寿命が低いことを利用して素子特性を改善するよ
うにした半導体素子の製造方法を提供することを目的と
する。

［発明の構成］ （問題点を解決するための手段） 本発明においては、表面が鏡面研磨された第１、第２の
半導体基板を清浄な雰囲気下で異物の介在なしに直接接
着し熱処理して素子ウェーハを形成する。その際本発明
では、第１の半導体基板を第１導電型の高不純物濃度基
板とし、第２の半導体基板を第２導電型の高抵抗基板と
して、第１の基板から不純物を第２の基板側に拡散して
、第２の基板内に、単位面積当りの電気的に活性な不純
物総量が１×１０】３／ｃｍ２〜２×１０１５　／ｃＩ
ＩＩ２である第１導電型拡散層を形成するようにしたこ
とを特徴とする。

（作用） 本発明により形成される素子ウェーハの、第２の基板側
に形成される第２導電型拡散層をエミッタとすると、そ
のエミッタ注入効率は適当に低い値となる。エミッタ接
合直後にキャリア寿命の小さい基板接着界面があり、エ
ミッタ接合とこの接着界面の間の不純物総量が小さいか
らである。

従って例えば本発明により得られる素子ウェーハを用い
て導電変調型ＭＯ８ＦＥＴやＧＴＯなどを構成した時、
高抵抗ベース層となる第２の基板のキャリア寿命を大き
いものとして高速スイッチング動作が可能になる。しか
も、この第２の基板のキャリア寿命が大きいので、素子
の順方向電圧降下を小さく保つことができる。

なお第２の基板側に拡散形成される第１導電型拡散層の
不純物総量が１×１ｏ１３／ｃｒＩＩ２より小さいと、
この拡散層はエミツタ層として有効に働らかなくなる。

またこの拡散層はキャリアの拡散長と比較して同程度ま
たはそれより薄いことが必要で、好ましくは６μ辺以下
とする。第１．第２の基板の接着界面でのキャリアライ
フタイムを小さくするためには、界面で格子を乱してお
くことが望ましく、そのためには両基板の面指数を異な
らせればよい。または、タイムキラーを熱拡散してこれ
が界面に集まる性質を利用することもできる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）〜（Ｃ）は、本発明を導電変調型ＭＯ３Ｆ
ＥＴに適用した実施例の製造工程である。第１図（ａ）
に示すように、それぞれ鏡面研磨されたｐ÷型Ｓｉ基板
（第１の半導体基板）１１とｎ−型Ｓｉ基板（第２の半
導体基板）１２を用意する。ｐ小型Ｓｔ基板１１の不純
物濃度は、２×　１０”　／ｃｘ３〜５ｘ　１０１９／
ｃｍ３とする。

ｎ−型Ｓｉ基板１２の研磨面には、リンをドーズ量２ｘ
　ｉ　Ｏ”　７ｃｍ２でイオン注入して浅いｎ＋拡散層
１３を形成しである。また内基板１１゜１２の面方位は
異なる。この様な基板１１．１２をその研磨面同士を清
浄な雰囲気下で接着し、熱処理して第１図（ｂ）に示す
に一体化する。

基板の直接接着の具体的な方法は例えば次の通りである
。先ず、２枚の基板の接着すべき面は、表面粗さ５００
Å以下に鏡面研磨する。基板の表面状態によってはその
基板に対し、脱脂およびスティンフィルム除去の前処理
を行なう。この前処理は例えば、Ｈ２Ｏ２＋Ｈ２ＳＯ，
１＝王水ボイル−ＨＦのような工程とする。この後基板
を清浄な水で数分間水洗し、室温でスピンナ乾燥による
脱水処理をする。この脱水処理は鏡面研磨面に過剰に吸
着している水分を除去するためのもので、吸着水分の殆
どが揮散するような１００℃以上の加熱乾燥は避けるこ
とが重要である。その後両基板を、クラス１以下の清浄
な雰囲気中で実質的に異物を介在させない状態で研磨面
同士を接着させ、２００℃以上で熱処理する。Ｓｉ基板
の場合好ましい熱処理温度は１０００℃〜１２００℃で
ある。

このようにして２枚の基板を一体化して、第１図（ｂ）
に示す一体化素子ウニー７１を得る。このとき、一体止
後必要なら更に熱処理をして、ｎ−型Ｓｉ基板１２側に
ｐ型拡散層１４を形成する。ｐ型拡散層１４は接着界面
１５からの厚みを６μｍ程度以下とし、その単位面積当
りの電気的に活性な不純物総量を１×１０１３／Ｃｍ２
〜２×１０１５／ｃ１Ｂ２とする。更に好ましくは、ｌ
Ｘｌ０”　〜ｌＸｌ０”　７ｃｍ２とする。

この後第１図（ｃ）に示すように、ｎ−型Ｓｉ基板１２
側を必要に応じて所定厚みになるように研磨した後、ゲ
ート絶縁膜１６を介してゲート電極１７を形成し、ｐ型
ベース層１８およびｎ÷型ソース層１９を拡散形成し、
更にソース電極２０、ドレイン電極２１を形成して導電
変調型ＭＯ５ＦＥＴが完成する。

この実施例によれば、ｐ十型基板にエピタキシャル法に
よりｎ中型層、ｎ−型層を順次成長させる場合と異なり
、不純物のコンペンセーションがなく、良好な特性が得
られる。ｐ＋型基板１１から拡散して形成されたｐ型拡
散層１４が正孔を注入するエミッタとして働き、導電変
調が起こる。基板の接着時またはその後の熱処理が不十
分であると、このｐ型拡散層１４の不純物総量が１×１
０１３／ｃｒ１２以下となり、導電変調が起こらなくな
る。またこのｐ型拡散層１４の不純物総量の上限は、こ
れ以上に大きくするとエミッタ注入効率が大きくなり過
ぎ、キャリアの過剰蓄積によりスイッチング速度が遅く
なるためである。注入効率が大きくなり過ぎた場合、電
子線を照射してキャリア寿命を小さくすることが考えら
れるが、これでは次のような問題が生じる。即ち、常温
ではターンオフ時間は短縮されるが、例えば１２５℃で
は２５℃の場合の３倍のターンオフ時間に増大してしま
う。ｎ型Ｓｉ基板１２側に予め形成されたｎ小型層１３
は所定厚み残るようにし、その単位面積当りの電気的に
活性な不純物総量は５×１０１３／ＣｊｌＩ２〜１×１
０１５／Ｃｍ２となるようにする。

以上のようにしてこの実施例によれば、接着界面を通し
て拡散形成されるエミッタとしてのｐ型拡散層の不純物
総量を小さくすることにより、素子のスイッチング速度
と順電圧降下の協調関係が優れたものとなる。即ち同じ
スイッチング速度の素子でもｐ！４２拡散層１４の不純
物総量が多いとｎ−基板１２のライフタイムを小さくし
なければならないが、この実施例ではｎ″″型基板１２
は十分高抵抗として長いライフタイムとすることができ
、順電圧降下は低くできる。

第２図（ａ）〜（ｃ）は、本発明の他の実施例による導
電変調型ＭＯ３ＦＥＴの製造工程を、第１図（ａ）〜（
ｃ）に対応させて示す。この実施例では、ｎ型Ｓｉ基板
１２側にリンのイオン注入層１３′を形成し、その不純
物活性化の熱処理をすることなく、接着工程に入る。イ
オン注入層１３′の形成条件は例えば、加速電圧４０ｋ
ｅＶ。

ドーズｍ２　Ｘ　１０１５／Ｃ１１２とする。この後は
先の実施例と同様である。基板接着後の１１００℃程度
の熱処理工程でイオン注入層１３′の不純物は活性化し
て、先の実施例と同様にｎ中型層１３が形成され、また
接着界面１５から所定深さのｐ型層１４がｎ型Ｓｉ基板
１２側に形成される。

この実施例の方法において、ｐ小型Ｓｉ基板１１は比抵
抗０．０１〜０．０５Ω・ａの範囲とし、また基板一体
止後ｎ型Ｓｔ基板１２側に拡散形成されるｐ型層１４の
厚みは３〜７μｍの範囲になるように条件を設定するこ
とが好ましい。、それらの裏付はデータを次に説明する
。

第３図は、ｐ型層１４の厚みｘｊと、素子のコレクタ・
エミッタ間電圧ＶＣＥの関係を示す。使用した基板は、
ｐ型Ｓｔ基板１１が比抵抗０．０．１５Ω”　ｃｍであ
り、ｎＩＣ２Ｓｉ基板１２が比抵抗６２．５Ω・ｃｍで
ある。測定条件は、ゲート電圧Ｖａ＝１５Ｖ、コレクタ
電流ＩＣ−２５Ａである。ｘｊ＜３μｍでは導電変調か
認められず、また特性上有効となるｖｃや≦４Ｖを得る
ためにもｘｊ≧３μｍであることが必要であることが分
る。

次にこの実施例により得られた素子に、高速化のために
電子線照射を行なった。Ｖ、：Ｅ≦４Ｖを満足する最大
照射量を１とし、電子線照射量を０．０．５．１６０．
１１．５と変えた時、素子のスイッチング速度（降下時
間）ｔｒとＶＣＥの関係を第４図に示す。また電子線照
射量とｘｊとの関係で好ましい素子特性が得られる範囲
を第５図に示す。第５図の斜線範囲の上限は、素子特性
上要求されるｔｒ≦０．９μＳＱＱを満たすための上限
であり、下限はこれ以下では導電変調が起こらないこと
を示す。これらの結果から、ｘｊの上限は、７μｍ程度
であることか分る。

第６図は、ｐ小型Ｓｉ基板１１の比抵抗を種々異ならせ
た場合の得られた素子の耐圧をΔ−１定した結果である
。この結果から、比抵抗が０．０１Ω・ｃｍ未満では極
端に耐圧が低下することが分る。

これは、ｐ小型Ｓｉ基板１１の比抵抗が余り小さいと、
ｐ型層１４の厚みが増大して、空乏層の伸びを抑制する
ためのｎ中型層１３が実質的になくなってしまうためで
ある。また比抵抗が０．０５Ω・ｃｍより大きいと、ｐ
型層１４として必要な厚みを得ることが難しくなる。

上記各実施例においては、ｐ型層１４はｐ小型Ｓｉ基板
１１からの拡散により形成した。このｐ型層１４のため
のボロン・イオン注入を予めｎ型５ｉＪＪ板１２側に行
なっておくようにしてもよい。

本発明は上記各実施例において示した導電変調型ＭＯ３
ＦＥＴに限られず、他の素子に適用することが可能であ
る。例えばＧＴＯに適用した場合の構造例を第７図に示
す。簡単に製造工程を説明すれば、ｐｍｓ　ｉ基板３１
とｎ−型Ｓｉ基板３２を上記実施例と同様にして直接接
着して一体化つ工−ハを形成する。この時必要なら接着
後に更に熱処理を加え、ｐ十型基板３１の不純物をｎ−
型基板３２側に拡散させてｐ型拡散層３３を形成する。

この後周知の工程でｐ型ベース層３５．ｎ型エミツタ層
３６を形成し、カソード電極３７．ゲート電極３８およ
びアノード電極３９を形成する。

この実施例の場合も、接着界面３４上のｐ型拡散層３３
の不純物総量を先の実施例と同様の範囲に設定すること
により、先の実施例と同様の効果が得られる。

なお、界面のライフタイムを低下させるために、金等の
ライフタイムキラーを熱拡散させ、これが接着界面に集
まる性質を利用することもできる。

［発明の効果］ 以上述べたように本発明によれば、基板の直接接着技術
を利用して素子ウェーハを形成する際に、接着界面のキ
ャリアライフタイムが低いことを利用して、接着界面か
ら高抵抗基板側に拡散形成される拡散層をエミッタとし
て動作させ４素子のその拡散層の不純物総量を所定範囲
に規定することによって、従来法では得られない優れた
素子特性を実現することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は本発明の一実施例による導電変
調型ＭＯＳＦＥＴの製造工程を示す図、第２図（ａ）〜
（ｃ）は他の実施例による導電変調型ＭＯ３ＦＥＴの製
造工程を示す図、第３図はその実施例により得られる素
子のｐ型層厚みとコレクタ・エミッタ間電圧の関係を示
す図、第４図は同じ（コレクタ・、エミッタ間電圧とス
イッチング速度の関係を示す図、第５図は同じく電子線
照射量とｐ型層厚みとの関係で好ましい素子特性が得ら
れる範囲を示す図、第６図は同じくｐ小型Ｓｔ基板の比
抵抗と得られる素子の耐圧の関係を示す図、第７図は他
の実施例によるＧＴＯを示す図である。 １１・・・ｐ十型Ｓｉ基板（第１の半導体基板）、１２
・・・ｎ−型Ｓｉ基板（第２の半導体基板）、１３・・
・ｎ型拡散層、１３′・・・ｎ型不純物イオン注入層、
１４・・・ｐ型拡散層、１５・・・接着界面、１６・・
・ゲート絶縁膜、１７・・・ゲート電極、１８・・・ｐ
型ベース層、１９・・・ｎ型エミツタ層、２０・・・ソ
ース電極、２１・・・ドレイン電極、３１・・・ｐ十型
Ｓｉ基板、３２・・・ｎ−型Ｓｉ基板、３３・・・ｐ型
拡散層、３４・・・接着界面、３５・・・、ｐ型ベース
層、３６・・・ｎ型エミツタ層、３７・・・カソード電
極、３８・・・ゲート電極、３９・・・アノード電極。 出願人代理人　弁理士　鈴江武彦 第１図 １］ 第２図 ＸＩ　［ｐｍ］ 第３図 ＶＣＥ　［Ｖ］ 屯Ｊ線照肘ｉ（相ま↑づＬ） 第５図 九才氏↑厄（ｎ−ａｍ）

Claims (1)

1. 【特許請求の範囲】 （１）表面が鏡面研磨された第１導電型で高不純物濃度
   の第１の半導体基板と、表面が鏡面研磨された第２導電
   型で高抵抗の第２の半導体基板とを、清浄な雰囲気下で
   異物の介在なしに研磨面同士を接着させ熱処理して一体
   化する工程を有する半導体素子の製造方法において、前
   記第１の半導体基板から接着界面を通して前記第２の半
   導体基板に不純物を拡散させて、単位面積当りの電気的
   に活性な不純物総量が１×１０＾１＾３／ｃｍ＾２〜２
   ×１０＾１＾５／ｃｍ＾２である第１導電型拡散層を形
   成して、第２の半導体基板側にｐｎ接合を形成すること
   を特徴とする半導体素子の製造方法 （２）前記第１導電型拡散層は接着界面からの厚みが６
   μｍ以下である特許請求の範囲第１項記載の半導体素子
   の製造方法。 （３）前記第２の半導体基板の第１の半導体基板と接着
   すべき側に予め第２導電型拡散層を形成しておき、前記
   第１の半導体基板からの不純物拡散による第１導電型拡
   散層はこの第２導電型拡散層の一部が残るように形成さ
   れる特許請求の範囲第１項記載の半導体素子の製造方法
   。 （４）前記第２の半導体基板側に残される第２導電型拡
   散層の単位面積当りの電気的に活性な不純物総量は５×
   １０＾１＾３〜１×１０＾１＾５／ｃｍ＾２である特許
   請求の範囲第３項記載の半導体素子の製造方法。 （５）前記第１、第２の半導体基板は互いに面指数が異
   なるか、またはタイムキラーの熱拡散処理を施したもの
   である特許請求の範囲第１項記載の半導体素子の製造方
   法。 （６）前記第２の半導体基板の第１の半導体基板と接着
   すべき側に予め第２導電型不純物のイオン注入層を形成
   しておき、熱処理を加えることなく両基板を接着した後
   熱処理し、前記第１の半導体基板からの不純物拡散によ
   る第１導電型拡散層は前記第２導電型不純物が活性化し
   て得られる拡散層の一部が残るように形成される特許請
   求の範囲第１項記載の半導体素子の製造方法。 （７）前記第１の半導体基板は比抵抗が ０．０１〜０．０５Ω・ｃｍであり、接着した後に第２
   の半導体基板側に形成される第１導電型拡散層の接着界
   面からの厚みが３〜７μｍである特許請求の範囲第６項
   記載の半導体素子の製造方法。