JPH0194447A - 診断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パリデイチエッカ−が行ったパリティチェッ
クでパリティエラーを検出することによりハイウェイエ
ラーを検出する情報処理装置において、このパリティチ
ェッカーの正当性を評価する診断回路に関する。

（従来の技術） 従来、この種のパリティチェッカーの正当性を評価する
方式は、パリティエラーを要因とするマイクロ命令への
割込みを抑止しておいて、マイクロ命令により、評価し
ようとするパリティチェッカーの入力となるレジスタに
パリティの誤ったデ−タを格納する。パリティチェッカ
ーが正しければ、パリティエラーを検出し、どこでパリ
ティエラーが発生したのかを示す情報がエラーレジスタ
にセットされる。

このエラーレジスタは、他のパリティチェッカーによる
パリティエラーが次々に検出されたとしても、最初のパ
リティエラーに関する情報のみを保持してハイウェイエ
ラーとする。

そこで、マイクロ命令は、このエラーレジスタに保持さ
れている最初のパリティエラーに関する情報を読出すこ
とになるが、他のパリティチェッカーにおいて次々に検
出されたパリティエラーに関する・情報は保持されない
ので、これらのパリティチェッカーは障害を起こしてい
ると判断されてしまう。

（発明が解決しようとする問題点）゛ 上述した従来のパリティチェッカーの評価方式は、パリ
ティの誤ったデータを直接与えることができずに他のレ
ジスタの出力を格納するレジスタを用いて、このレジス
タの出力でパリティチェッカーの正当性を評価する場合
には、このレジスタの入力となる前のレジスタの出力で
パリティチェックをするパリティチェッカーにおいてパ
リティエラーが検出されてエラーレジスタが保持されて
しまい、評価しようとするパリティチェッカーの結果が
反映されない、そこで、このような場合には、−旦エラ
ーレジスタをリセットしなければならない。

また、レジスタのデータを読出すときのみパリティチェ
ックをするようなタイミングチェックの場合には、デー
タの読出しと同時にエラーレジスタをリセットする必要
があり、このようなタイミングチェックが複数ある場合
には、その回数だけエラーレジスタを読出し、その結果
を判断する必要があり、マイクロ命令のステップ数が多
くなるという問題点があった。

（問題点を解決するための手段） 上述の問題点を解決するために本発明が提供する診断回
路は、複数のパリティチェッカーが行ったパリティチェ
ックでパリティエラーを検出することによりハイウェイ
エラーを検出する情報処理装置において、前記パリティ
チェッカーの各々へチェック対象データを供給するレジ
スタにパリティの誤ったデータを格納する手段と、マイ
クロ命令によりセットまたはリセットされるフリップフ
ロップと、前記パリティチェッカーが行ったチェック結
果をパリティチェッカーごとに格納する手段と、前記パ
リティチェッカーがパリティエラーを検出した場合に前
記マイクロ命令に対して割込みを発生する手段とを備え
、前記チェック結果格納手段は、前記フリップフロップ
がセットされたときに格納したチェック結果を保持せず
、リセットされたときに保持し、前記割込み発生手段は
、前記フリップフロップがセットされたときにその動作
を抑止し、リセットされたときに動作することを特徴と
する。

（実施例） 以下、本発明の一実施例につ（゛）て図面を参照して説
明する。

第１図は本発明の一実施例の診断回路のブロック°図で
ある。

第１図において、レジスタ２．６．８は、データバス１
００を介してパリティ誤りデータ生成回路１の出力を格
納する。パリティチェッカー３，７゜９は、それぞれレ
ジスタ２，６．８の出力のパリティチェックを行う。ま
た、レジスタ４はレジスタ２の出力を格納し、パリティ
チェッカー５はレジスタ４の出力のパリティチェックを
行う。パリティチェッカー３，５，７，９のチェック結
果はそれぞれエラーレジスタ１０に格納される。

エラーレジスタ１０は、パリティチェッカー３゜５．７
．９のそれぞれに対して１ビツトを備え、パリティエラ
ーを検出すると、検出したパリティチェッカーに対応す
るビットに“１”をセットする。

エラー無視フリップフロップ１１は、マイクロ命令によ
り“１”または“Ｏ”にセットまたはリセットされ、“
１”にセットされたときはゲート１３の出力が“０”と
なり、マイクロ命令シーケンス制御回路１４によるマイ
クロ命令への割込みが抑止され、エラーレジスタ１０は
保持されない、また、エラー無視フリップフロップ１１
が“Ｏ”にリセットされたときは、パリティチェッカー
３，５，７゜９のうちのいずれかでパリティエラーを検
出すると、パリティエラーを検出したパリティチェッカ
ーに対応するエラーレジスタ１０の１ビツトが“１″に
セットされ、ゲート１２の出力が１”となる。

従って、ゲート１３の出力が“１”となるので、マイク
ロ命令シーケンス制御回路１４によるマイクロ命令への
割込みとなり、エラーレジスタ１０を保持する。

第２図は本実施例の診断回路の使用例を示すフローチャ
ートである。

まず、エラー無視フリップフロップ１１を“１″にセッ
トしておき、評価しようとする全レジスタにパリティの
正しいデータを格納し゛、パリティチェックを行う、、
このとき、エラーレジスタ１０を読出して“０”でない
ビットがある場合は、このビットに対応するパリティチ
ェッカーが故障しているものとみなす、続いて、評価し
ようとする全レジスタにパリティの誤ったデータを格納
し、パリティチェックを行う、ここで、エラー無視フリ
ップフロップ１１は“１”にセットされているので、エ
ラーレジスタ１０には、先のチェック結果は保持されず
に次のチェック結果が格納される。このとき、エラーレ
ジスタ１０を読出して“１”でないビットがある場合は
、このビットに対応するパリティチェッカーが故障して
いるものとみなす、また、タイミングチェックの場合に
は、レジスタのデータを読出す処理が加わることとなる
。

このようにミクロ命令をプログラミングしておくと、本
実施例の診断回路を用いてパリティチェッカーの正当性
を評価する場合に、どのパリティチェッカーが故障して
いるのかが容易にわかる。

（発明の効果） 以上に説明したように本発明は、パリティエラーによる
マイクロ命令への割込みを抑止するとともに、エラーレ
ジスタの保持を抑止することにより、パリティチェック
がタイミングチェックかどうかに関係なく、全てのレジ
スタにデータを格納した後にエラーレジスタを読出して
ａｌｌ“０“かａｌｌ“１″かを判断するだけで、パリ
ティチェッカーの正当性を評価をすることができる。

そこで、マイクロ命令のステップ数を削減することがで
き、処理能力を向上することができるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例の診断回路のブロック図、第
２図は本実施例の診断回路の使用例を示すフローチャー
トである。 １・・・パリティ誤りデータ生成回路、２．４．６゜８
・・・レジスタ、３．５．７．９・・・パリティチェッ
カー１１０・・・エラーレジスタ、１１・・・エラー無
視フリップフロップ、１２．１３・・・ゲート、１４・
・・マイクロ命令シーケンス制御回路、１００・・・デ
ータバス。 代理人　　弁理士　　本庄仲介　　　。

Claims (1)

1. 【特許請求の範囲】 複数のパリテイチェッカーが行つたパリテイチェックで
   パリテイエラーを検出することによりハイウェイエラー
   を検出する情報処理装置において、前記パリテイチェッ
   カーの各々へチェック対象データを供給するレジスタに
   パリテイの誤ったデータを格納する手段と、マイクロ命
   令によりセットまたはリセットされるフリップフロップ
   と、 前記パリテイチェッカーが行ったチェック結果をパリテ
   イチェッカーごとに格納する手段と、前記パリテイチェ
   ッカーがパリテイエラーを検出した場合に前記マイクロ
   命令に対して割込みを発生する手段とを備え、 前記チェック結果格納手段は、前記フリップフロップが
   セットされたときに格納したチェック結果を保持せず、
   リセットされたときに保持し、前記割込み発生手段は、
   前記フリップフロップがセットされたときにその動作を
   抑止し、リセットされたときに動作することを特徴とす
   る診断回路。