JPH0194659A - バイポーラ型半導体集積回路装置 - Google Patents
バイポーラ型半導体集積回路装置Info
- Publication number
- JPH0194659A JPH0194659A JP62252064A JP25206487A JPH0194659A JP H0194659 A JPH0194659 A JP H0194659A JP 62252064 A JP62252064 A JP 62252064A JP 25206487 A JP25206487 A JP 25206487A JP H0194659 A JPH0194659 A JP H0194659A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- type
- sbd
- integrated circuit
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイボー２型半導体集積回路装置に関し、特に
シロットキーバリア・ダイオード（ＳＢＤ）ヲペース・
コレクタ間に形成するトランジスタの半導体集積回路装
置に関する。
シロットキーバリア・ダイオード（ＳＢＤ）ヲペース・
コレクタ間に形成するトランジスタの半導体集積回路装
置に関する。
従来、この種のバイポーラ型半導体集積回路装置で使用
されるシ嘗ットキーバリア・ダイオード（ＳＢＤ）付ト
ランジスタは、トランジスタのコレクタ、ベース、工き
ツタの各電極用コンタクト窓とシ曹ットキーバリア・ダ
イオード（ＳＢＤ）電極用コンタクト窓とが＃１ぼ平担
な面上に設けられて形成される。
されるシ嘗ットキーバリア・ダイオード（ＳＢＤ）付ト
ランジスタは、トランジスタのコレクタ、ベース、工き
ツタの各電極用コンタクト窓とシ曹ットキーバリア・ダ
イオード（ＳＢＤ）電極用コンタクト窓とが＃１ぼ平担
な面上に設けられて形成される。
しかしながら、この従来電極構造のバイボー２型半導体
集積回路装置は、トランジスタ（以下単にＴｒと記す沙
コレクタ電極用コンタクト窓とジョツキ−バリア・ダイ
オード（以下単にＳＢＤと記す）の電極用コンタクト窓
との間が不純物濃度の低いエピタキシャル層で分離され
ているので、ＳＢＤとＴｒのコレクタ間抵抗が大きい。
集積回路装置は、トランジスタ（以下単にＴｒと記す沙
コレクタ電極用コンタクト窓とジョツキ−バリア・ダイ
オード（以下単にＳＢＤと記す）の電極用コンタクト窓
との間が不純物濃度の低いエピタキシャル層で分離され
ているので、ＳＢＤとＴｒのコレクタ間抵抗が大きい。
従って通常ＳＢＤの面積を大きく設定することによりて
、このＳＢＤの直列抵抗の低減が図られている。しかし
、このようにＳＢＤ面積を大きくすることはその面積増
大分だけトランジスタの負荷容量が増大することとなる
ので高速動作の半導体装置を構成することができない。
、このＳＢＤの直列抵抗の低減が図られている。しかし
、このようにＳＢＤ面積を大きくすることはその面積増
大分だけトランジスタの負荷容量が増大することとなる
ので高速動作の半導体装置を構成することができない。
本発明の目的は、上記の情況に鑑み、ペース・コレクタ
間にシ凹ットキーバリア・ダイオードを形成するトラン
ジスタの高速化を達成したバイボー２屋半導体集積回路
装置を提供することである。
間にシ凹ットキーバリア・ダイオードを形成するトラン
ジスタの高速化を達成したバイボー２屋半導体集積回路
装置を提供することである。
を含むバイポーラ型半導体集積回路装置は、前記シ１ッ
トキーバリア・ダイオードの電極用コンタクト窓がトラ
ンジスタの電極用コンタクト窓より低くエピタキシャル
層内に形成されることを含む。
トキーバリア・ダイオードの電極用コンタクト窓がトラ
ンジスタの電極用コンタクト窓より低くエピタキシャル
層内に形成されることを含む。
また、前記トランジスタのコレクタ電極用コンタクト窓
がＳＢＤ電極用コンタクト窓と共にトランジスタの他の
電極用コンタクト窓より低くエピタキシャル層内に形成
されることを含んで構成される。
がＳＢＤ電極用コンタクト窓と共にトランジスタの他の
電極用コンタクト窓より低くエピタキシャル層内に形成
されることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すバイボー５製半導体集
積回路装置の断面構造図である。本実施例によれば、Ｐ
型シリコン基板１と、Ｎ４ｍ埋込ｆｆ１ｉ２およびＰ″
Ｍ埋込層３と、Ｎ＋型埋込層２およびＰ１埋込層３上に
堆積されるＮ星エピタキシャル層４と、Ｎ散エピタキシ
ャル層４上にＰ＋屋埋込層３と接触するように形成され
る厚膜の素子間分級絶縁膜５と、素子間分離絶縁膜５で
取囲まれる島状の基板領域内にそれぞれ形成されるＴ
ｒ ＯＰ型ベース領域６、Ｎ”！コレクタ領域７および
Ｎ”！エミッタ領域８と、ＴｒＯＰｇベース領域６に隣
接しＮ＋型埋込層２の近傍まで掘下げられたＮｕエピタ
キシャル層４の凹部１０の壁面をコンタクト領域としＴ
ｒのペースとコンタクトを極を共用して形成されるＳＢ
Ｄのコンタクト電極１６とを含む。この時凹部１０の底
面はＮ＋壓埋込層２と接触しても良いがその場合はＮ”
ｍ１ｊｉ込層２０濃度を１ ＯＬ？ り／ ｃ ｍ＊以
下に予かじめ選定しておく必要がある。ここで、９はシ
リコン酸化膜、１１．１２．１３および１４はそれぞれ
コンタクト部の白金シリサイド層、１５および１７はそ
れぞれＴｒのコレクタおよびエミッタの各電極である。
積回路装置の断面構造図である。本実施例によれば、Ｐ
型シリコン基板１と、Ｎ４ｍ埋込ｆｆ１ｉ２およびＰ″
Ｍ埋込層３と、Ｎ＋型埋込層２およびＰ１埋込層３上に
堆積されるＮ星エピタキシャル層４と、Ｎ散エピタキシ
ャル層４上にＰ＋屋埋込層３と接触するように形成され
る厚膜の素子間分級絶縁膜５と、素子間分離絶縁膜５で
取囲まれる島状の基板領域内にそれぞれ形成されるＴ
ｒ ＯＰ型ベース領域６、Ｎ”！コレクタ領域７および
Ｎ”！エミッタ領域８と、ＴｒＯＰｇベース領域６に隣
接しＮ＋型埋込層２の近傍まで掘下げられたＮｕエピタ
キシャル層４の凹部１０の壁面をコンタクト領域としＴ
ｒのペースとコンタクトを極を共用して形成されるＳＢ
Ｄのコンタクト電極１６とを含む。この時凹部１０の底
面はＮ＋壓埋込層２と接触しても良いがその場合はＮ”
ｍ１ｊｉ込層２０濃度を１ ＯＬ？ り／ ｃ ｍ＊以
下に予かじめ選定しておく必要がある。ここで、９はシ
リコン酸化膜、１１．１２．１３および１４はそれぞれ
コンタクト部の白金シリサイド層、１５および１７はそ
れぞれＴｒのコレクタおよびエミッタの各電極である。
本実施例が明らかにするように、８ Ｂ Ｄのコンタク
ト窓がＮ＋型埋込層２の近傍Ｋまで近付けられたバイポ
ーラ型半導体集積回路装置では、ＳＢＤはコンタクト直
下の抵抗弁を従来構造に比べ２０〜７０％低減され且つ
小形化される。従ってこの分だけＳＢＤを含むＴｒの所
要面積を小さくでき ／ＩＩ ｒの絶縁容量を減らすこ
とができるので高速動作を達成し得る。
ト窓がＮ＋型埋込層２の近傍Ｋまで近付けられたバイポ
ーラ型半導体集積回路装置では、ＳＢＤはコンタクト直
下の抵抗弁を従来構造に比べ２０〜７０％低減され且つ
小形化される。従ってこの分だけＳＢＤを含むＴｒの所
要面積を小さくでき ／ＩＩ ｒの絶縁容量を減らすこ
とができるので高速動作を達成し得る。
第２図は本発明の他の実施例を示すバイポーラ型半導体
集積回路装置の断面構造図である。本実施例によればＴ
ｒのコレクタ・コンタクト部も九Ｎ塁エピタキシャル層
４に形成された凹部１８の壁面に形成される。ここで、
第１図と共通する部分には全て同一の符号を付した。本
実施例によると、コレクタ抵抗が下が？１号か、Ｐ型ベ
ース領域６の側面からベースコンタクトでき実質的にペ
ース抵抗も下げ得るのでＴｒの動作速度をよシ高速化す
ることができる。
集積回路装置の断面構造図である。本実施例によればＴ
ｒのコレクタ・コンタクト部も九Ｎ塁エピタキシャル層
４に形成された凹部１８の壁面に形成される。ここで、
第１図と共通する部分には全て同一の符号を付した。本
実施例によると、コレクタ抵抗が下が？１号か、Ｐ型ベ
ース領域６の側面からベースコンタクトでき実質的にペ
ース抵抗も下げ得るのでＴｒの動作速度をよシ高速化す
ることができる。
以上詳細に説明したように本発明によれば、ＳＢＤを含
むＴｒの面積を小さくすることができ、これによＪＴｒ
の絶縁容量を減らすことができるので高速のＳＢＤ付Ｔ
ｒを備えたバイポーラ型半導体集積回路装置を容易に得
ることができる。
むＴｒの面積を小さくすることができ、これによＪＴｒ
の絶縁容量を減らすことができるので高速のＳＢＤ付Ｔ
ｒを備えたバイポーラ型半導体集積回路装置を容易に得
ることができる。
更にＴｒのコレクタコンタクト領域について本発明手法
を実施すれば、コレクタ抵抗と共にペース抵抗も下げ得
るのでよシ高速のＳＢＤ付自慢バイポーラ屋半導体集積
回路装置の実現を達成することができる。
を実施すれば、コレクタ抵抗と共にペース抵抗も下げ得
るのでよシ高速のＳＢＤ付自慢バイポーラ屋半導体集積
回路装置の実現を達成することができる。
第１図は本発明の一実施例を示すバイポーラ型半導体集
積回路装置の断面構造図、第２図は本発明の他の実施例
を示すバイポーラ屋半導体集積回路装置の断面構造図で
ある。 １・・・・・・ＰＪシリコン基板、２・・・・・・Ｎ＋
型埋込層、３・・・・・・Ｐ４Ｍ埋込層、４・・・・・
・Ｎ型エピタキシャル層、５・・・・・・素子間分離絶
縁膜、６・・・・・・Ｐｆｉベース領域、７・・・・・
・Ｎｍコレクタ領域、８・・・・・・Ｎｍエミッタ領域
、９・・・・・・シリコン酸化膜、１０．１８・・・・
・・Ｎ型エピタキシャル層の凹部、１１，１２，１３．
１４・・・・・・白金シリサイド層、１５−・・・・・
コレクタ電極、１６・・・・・・ＳＢＤとベースの共通
電極、１７−・・・・・エミッタ電極。 代理人 弁理士 内 原 晋 に＋ 鴫 匂Ｎ 々 へ。
積回路装置の断面構造図、第２図は本発明の他の実施例
を示すバイポーラ屋半導体集積回路装置の断面構造図で
ある。 １・・・・・・ＰＪシリコン基板、２・・・・・・Ｎ＋
型埋込層、３・・・・・・Ｐ４Ｍ埋込層、４・・・・・
・Ｎ型エピタキシャル層、５・・・・・・素子間分離絶
縁膜、６・・・・・・Ｐｆｉベース領域、７・・・・・
・Ｎｍコレクタ領域、８・・・・・・Ｎｍエミッタ領域
、９・・・・・・シリコン酸化膜、１０．１８・・・・
・・Ｎ型エピタキシャル層の凹部、１１，１２，１３．
１４・・・・・・白金シリサイド層、１５−・・・・・
コレクタ電極、１６・・・・・・ＳＢＤとベースの共通
電極、１７−・・・・・エミッタ電極。 代理人 弁理士 内 原 晋 に＋ 鴫 匂Ｎ 々 へ。
Claims (2)
- （１）ベースとコレクタ間にショットキーバリア・ダイ
オード（ＳＢＤ）を形成するトランジスタを含むバイポ
ーラ型半導体集積回路装置において、前記ショットキー
バリア・ダイオードの電極用コンタクト窓がトランジス
タの電極用コンタクト窓より低くエピタキシャル層内に
形成されることを特徴とするバイポーラ型半導体集積回
路装置。 - （２）前記トランジスタのコレクタ電極用コンタクト窓
がＳＢＤ電極用コンタクト窓と共にトランジスタの他の
電極用コンタクト窓より低くエピタキシャル層内に形成
されることを特徴とする特許請求の範囲第（１）項記載
のバイポーラ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252064A JPH0194659A (ja) | 1987-10-05 | 1987-10-05 | バイポーラ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252064A JPH0194659A (ja) | 1987-10-05 | 1987-10-05 | バイポーラ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194659A true JPH0194659A (ja) | 1989-04-13 |
Family
ID=17232052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252064A Pending JPH0194659A (ja) | 1987-10-05 | 1987-10-05 | バイポーラ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150177A (en) * | 1991-12-06 | 1992-09-22 | National Semiconductor Corporation | Schottky diode structure with localized diode well |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745274A (en) * | 1980-08-30 | 1982-03-15 | Fujitsu Ltd | Semiconductor device |
-
1987
- 1987-10-05 JP JP62252064A patent/JPH0194659A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745274A (en) * | 1980-08-30 | 1982-03-15 | Fujitsu Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150177A (en) * | 1991-12-06 | 1992-09-22 | National Semiconductor Corporation | Schottky diode structure with localized diode well |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3431467B2 (ja) | 高耐圧半導体装置 | |
| JPH02275675A (ja) | Ｍｏｓ型半導体装置 | |
| KR910006672B1 (ko) | 반도체 집적회로 장치 및 그의 제조 방법 | |
| KR100576009B1 (ko) | 바이폴라 트랜지스터, 전자 회로 및 집적 회로 | |
| JPS63141375A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JPH0557741B2 (ja) | ||
| US4407059A (en) | Method of producing semiconductor device | |
| JPH0691098B2 (ja) | 半導体装置 | |
| JP2000150664A (ja) | 高耐圧半導体装置 | |
| JP2508826B2 (ja) | 半導体装置 | |
| JPS61265859A (ja) | 相補型ｍｏｓ半導体装置 | |
| GB2143082A (en) | Bipolar lateral transistor | |
| JPH07273340A (ja) | Ｓｏｉ型トランジスタ | |
| JPS6237816B2 (ja) | ||
| JPH05121746A (ja) | 絶縁ゲート形電界効果トランジスタ | |
| JP2576489B2 (ja) | メモリ装置 | |
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JPH07202225A (ja) | 半導体装置 | |
| JP2002217322A (ja) | 半導体装置およびその製造方法 | |
| JP2917687B2 (ja) | 縦型電界効果トランジスタ | |
| JPH07249760A (ja) | 半導体装置の製造方法 | |
| JPH01246873A (ja) | 半導体装置 | |
| JP2678081B2 (ja) | 半導体集積回路装置 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| JPH0669433A (ja) | 半導体装置 |