JPH0197018A - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPH0197018A JPH0197018A JP62255354A JP25535487A JPH0197018A JP H0197018 A JPH0197018 A JP H0197018A JP 62255354 A JP62255354 A JP 62255354A JP 25535487 A JP25535487 A JP 25535487A JP H0197018 A JPH0197018 A JP H0197018A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- difference
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号発生回路に関し、特に２つの信号の同期の
確立に改良を加えて目標とする周波数を速やかに得られ
る信号発生回路を提案するものである。
確立に改良を加えて目標とする周波数を速やかに得られ
る信号発生回路を提案するものである。
第４図は従来の位相同期ループのブロック図であり、入
力信号（ノー＜ルス信号）■Ｓ及びフィードバック信号
（パルス信号狂ＢＳを入力とする位相比較器１は再入力
信号の位相差に相当するパルス信号を出力し、この出力
信号はローパスフィルタ２に入力されて位相差に相当す
る電圧信号がローパスフィルタ２から出力され、この電
圧信号は電圧制御発振器（ＶＣＯ） ３へ入力されＶＣ
Ｏ３はこの入力信号の電圧に応じた周波数のパルス信号
を出力する。
力信号（ノー＜ルス信号）■Ｓ及びフィードバック信号
（パルス信号狂ＢＳを入力とする位相比較器１は再入力
信号の位相差に相当するパルス信号を出力し、この出力
信号はローパスフィルタ２に入力されて位相差に相当す
る電圧信号がローパスフィルタ２から出力され、この電
圧信号は電圧制御発振器（ＶＣＯ） ３へ入力されＶＣ
Ｏ３はこの入力信号の電圧に応じた周波数のパルス信号
を出力する。
この出力信号ＯＳは分周器４でＮ分周され、分周出力を
前記フィードバック信号ＦＢＳとしている。
前記フィードバック信号ＦＢＳとしている。
このような構成の回路では入力信号ＩＳ及びフィードバ
ック信号ＦＢＳの位相差が大きい場合は系の応答は振動
的になり易く、このために安定な同期状態を迅速に得る
ことが難しいという問題点がある。
ック信号ＦＢＳの位相差が大きい場合は系の応答は振動
的になり易く、このために安定な同期状態を迅速に得る
ことが難しいという問題点がある。
本発明は斯かる問題点を解決するためになされたもので
あって、位相比較器が出力する位相差又は周波数差の履
歴を利用することにより振動を抑制して同期状態を速や
かに得ることができる信号発生回路を提供することを目
的とする。
あって、位相比較器が出力する位相差又は周波数差の履
歴を利用することにより振動を抑制して同期状態を速や
かに得ることができる信号発生回路を提供することを目
的とする。
ｃ問題点を解決するための手段〕
本発明に係る信号発生回路は、人、出力両信号の位相差
又は周波数差に関連する信号、その履歴に関連する信号
及び位相差又は周波数差の時系列的変化量に関連する信
号の和を演算し、この演算出力を出力信号の制御信号と
する。
又は周波数差に関連する信号、その履歴に関連する信号
及び位相差又は周波数差の時系列的変化量に関連する信
号の和を演算し、この演算出力を出力信号の制御信号と
する。
上述の和は位相差又は周波数差の補正を抑制するように
作用し、その結果振動が抑制されることになる。
作用し、その結果振動が抑制されることになる。
〔実施例〕″
以下本発明をその実施例を示す図面に基づいて詳述する
。
。
第１図は本発明に係る信号発生回路のブロック図である
。位相比較器１には出力の目標とする入力信号（パルス
信号） Ｉｓ及び出力信号Ｏ８のフィードバック信号Ｆ
ＢＳが入力され、両者の位相差又は周波数差に相当する
パルス信号、即ち位相差信号又は周波数差信号を演算器
６及び履歴保持回路５へ入力させる。履歴保持回路５は
位相差信号Δφを順次ホールドする保持回路５１及びこ
れが保持した位相差信号Δφをｉ個分累算する累算回路
５２を備え累算回路５２はΣΔφ直に相当する信号を演
算器６へ発する。
。位相比較器１には出力の目標とする入力信号（パルス
信号） Ｉｓ及び出力信号Ｏ８のフィードバック信号Ｆ
ＢＳが入力され、両者の位相差又は周波数差に相当する
パルス信号、即ち位相差信号又は周波数差信号を演算器
６及び履歴保持回路５へ入力させる。履歴保持回路５は
位相差信号Δφを順次ホールドする保持回路５１及びこ
れが保持した位相差信号Δφをｉ個分累算する累算回路
５２を備え累算回路５２はΣΔφ直に相当する信号を演
算器６へ発する。
保持回路５１出力は変化量算出器７へ入力され、変化量
算出器７は現在のΔφと、ｌサンプルタイミング前のΔ
φとの差を算出し、これを演算器６へ与える。
算出器７は現在のΔφと、ｌサンプルタイミング前のΔ
φとの差を算出し、これを演算器６へ与える。
演算器６は３つの入力、つまり位相比較器１出力と、履
歴保持回路５又は累算回路５２出力と、変化量算出器７
の出力とを加算し、これに相当する電圧信号を出力する
。この電圧信号はＶＣＯ３へ与えられ、その結果ＶＣＯ
３は前記電圧信号に相応する周波数の出力信号（パルス
信号）ＯＳを発する。
歴保持回路５又は累算回路５２出力と、変化量算出器７
の出力とを加算し、これに相当する電圧信号を出力する
。この電圧信号はＶＣＯ３へ与えられ、その結果ＶＣＯ
３は前記電圧信号に相応する周波数の出力信号（パルス
信号）ＯＳを発する。
この出力信号Ｏ３は分周器４でＮ分周されてフィードバ
ック信号ＦＢＳとして位相比較器１へ与えられる。
ック信号ＦＢＳとして位相比較器１へ与えられる。
次にこのような回路による場合に振動が抑制されること
について説明する。
について説明する。
第３図は第４図に示す従来回路における出力信号又はフ
ィードバック信号の時間的変化を示す特性図であり、直
線で示す目標値の位相との差ａ。
ィードバック信号の時間的変化を示す特性図であり、直
線で示す目標値の位相との差ａ。
ｂ等がＶＣＯ３の制御信号となる。
この差は制御の都度更新されるものであるので目標値に
漸近するまでに振動系に入ってしまうの。
漸近するまでに振動系に入ってしまうの。
である。
第２図は本発明回路の対応する特性図である。
図に示す破線の如く出力信号又はフィードバック信号が
変化するものとすると、１ｎ−ＩＮ ｔ、１での位相
差信号はΔφ、−１．Δφ７となる。第４図の回路では
Δφゎだけを用いるのであるが、本発明回路ではΔφ７
と、Δφ、−Δφａ−１と、Δφ７゜Δφ７−１・・・
の累算値とを加えたものを用いる。その結果Δφ７によ
る補正よりも小さい補正が行われることにより結果的に
は第２図に実線で示す如く振動なしに又は小さな振動で
目標値へ漸近していく。
変化するものとすると、１ｎ−ＩＮ ｔ、１での位相
差信号はΔφ、−１．Δφ７となる。第４図の回路では
Δφゎだけを用いるのであるが、本発明回路ではΔφ７
と、Δφ、−Δφａ−１と、Δφ７゜Δφ７−１・・・
の累算値とを加えたものを用いる。その結果Δφ７によ
る補正よりも小さい補正が行われることにより結果的に
は第２図に実線で示す如く振動なしに又は小さな振動で
目標値へ漸近していく。
なお履歴保持回路５．変化量算出器７はアナログ回路、
ディジタル回路のいずれによっても構成できる。
ディジタル回路のいずれによっても構成できる。
本発明の回路は以上のように位相差１周波数差の履歴を
保持してこれを発振周波数制御に反映させるので、位相
差９周波数差の補正が抑制され、その結果振動も抑制さ
れ、速やかに目標値に達する。従って応答性の高い信号
発生回路が実現できる。
保持してこれを発振周波数制御に反映させるので、位相
差９周波数差の補正が抑制され、その結果振動も抑制さ
れ、速やかに目標値に達する。従って応答性の高い信号
発生回路が実現できる。
第１図は本発明のブロック図、第２図はその動作説明の
ための特性図、第３図は従来回路の特性図、第４図は従
来回路のブロック図である。 １・・・位相比較器 ３・・・ＶＣＯ４・・・分周器５
・・・履歴保持回路 ７・・・変化量算出器５１・・・
保持回路 ５２・・・累算回路蛙お、図中、同一符号は
同一、又は相当部分を示す。 代理人 大 岩 増 雄 芥 ２ ■ １！１間 第３Σ
ための特性図、第３図は従来回路の特性図、第４図は従
来回路のブロック図である。 １・・・位相比較器 ３・・・ＶＣＯ４・・・分周器５
・・・履歴保持回路 ７・・・変化量算出器５１・・・
保持回路 ５２・・・累算回路蛙お、図中、同一符号は
同一、又は相当部分を示す。 代理人 大 岩 増 雄 芥 ２ ■ １！１間 第３Σ
Claims (1)
- １、入力信号とフィードバックした出力信号との位相差
又は周波数差を時系列的に検出して両信号の同期をとる
構成とした信号発生回路において、前記入力信号及び出
力信号の位相差又は周波数差の履歴を保持する回路と、
位相差又は周波数差の時系列的変化量を算出する回路と
、前記履歴に関連する信号、前記変化量に関連する信号
及び位相差又は周波数差に関連する信号の和を演算する
回路とを具備し、該回路の出力を出力信号の制御信号と
していることを特徴とする信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255354A JPH0197018A (ja) | 1987-10-09 | 1987-10-09 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255354A JPH0197018A (ja) | 1987-10-09 | 1987-10-09 | 信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0197018A true JPH0197018A (ja) | 1989-04-14 |
Family
ID=17277622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255354A Pending JPH0197018A (ja) | 1987-10-09 | 1987-10-09 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0197018A (ja) |
-
1987
- 1987-10-09 JP JP62255354A patent/JPH0197018A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9124415B2 (en) | PLL glitchless phase adjustment system | |
| US8947139B1 (en) | Apparatus for doubling the dynamic range of a time to digital converter | |
| JP5601292B2 (ja) | デジタル位相同期回路および物理量検出センサ | |
| JP2004056663A (ja) | クロック逓倍回路 | |
| JPH0770994B2 (ja) | 位相同期回路 | |
| JPH0197018A (ja) | 信号発生回路 | |
| JPH0197017A (ja) | 信号発生回路 | |
| US6025743A (en) | PLL circuit having forcible pull-in function | |
| JPH11237489A (ja) | 基準周波数発生装置 | |
| JP2000148281A (ja) | クロック選択回路 | |
| KR101960448B1 (ko) | 디지털 위상 고정 루프 및 그 동작방법 | |
| JPS6182535A (ja) | 位相同期回路 | |
| KR100316533B1 (ko) | 다위상 출력 위상고정루프를 이용한 부동소수점 주파수합성장치 | |
| JPS6177428A (ja) | サンプルクロツク信号発生器 | |
| JPH09307435A (ja) | ドリフト警報発生回路 | |
| JP2005244648A (ja) | デジタルｐｌｌ回路 | |
| JPH04189029A (ja) | Ｐｌｌ回路 | |
| JPS585614B2 (ja) | 位相同期発振器 | |
| JPH02171026A (ja) | アナログｐｌｌ回路 | |
| JPS63219221A (ja) | クロツク周波数逓倍回路 | |
| JPS63234630A (ja) | 位相同期ル−プの同期補償回路 | |
| JP3160904B2 (ja) | 位相同期発振回路装置 | |
| JPH03113975A (ja) | クロック発生回路 | |
| JPH02217018A (ja) | 位相同期発振器 | |
| JPH02174421A (ja) | Ｐｌｌ回路 |