JPH0197498U - - Google Patents
Info
- Publication number
- JPH0197498U JPH0197498U JP19237787U JP19237787U JPH0197498U JP H0197498 U JPH0197498 U JP H0197498U JP 19237787 U JP19237787 U JP 19237787U JP 19237787 U JP19237787 U JP 19237787U JP H0197498 U JPH0197498 U JP H0197498U
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- write control
- predetermined level
- outside
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Static Random-Access Memory (AREA)
Description
第1図は本考案の実施例を示すブロツク図、第
2図は第1図に示された実施例の書き込み動作を
示すタイミング図、第3図は従来例を示すブロツ
ク図である。 9……メモリセルアレイ、13……カラムデコ
ーダ、14……ローデコーダ、15……書き込み
/読み出し回路、16……制御回路、17……I
/Oバツフア、18……パルス発生回路、19…
…アドレス遷移検出回路、20……データ遷移検
出回路。
2図は第1図に示された実施例の書き込み動作を
示すタイミング図、第3図は従来例を示すブロツ
ク図である。 9……メモリセルアレイ、13……カラムデコ
ーダ、14……ローデコーダ、15……書き込み
/読み出し回路、16……制御回路、17……I
/Oバツフア、18……パルス発生回路、19…
…アドレス遷移検出回路、20……データ遷移検
出回路。
Claims (1)
- クロス接続されたMOSFETから構成される
複数のメモリセルが複数のビツト線と複数のワー
ド線の間に配置されて成る半導体メモリに於いて
、外部から印加される書き込み制御信号が所定レ
ベルになることを検出し書き込み動作を制御する
制御回路と、前記書き込み制御信号が所定レベル
になつたことにより動作し外部から印加されるデ
ータが変化したことを検出するデータ遷移検出回
路と、前記書き込み制御信号、及び、前記データ
遷移検出回路の検出出力に基いて所定期間パルス
を発生するパルス発生回路と、該パルス発生回路
のパルス出力によつて制御され、外部から印加さ
れるアドレスデータで定められた前記ワード線を
前記所定期間所定レベルにするアドレスデコーダ
とを備え、前記書き込み制御信号が所定レベルに
なつたとき、及び、前記書き込み制御信号が所定
レベルになつた後前記データが変化したとき、前
記メモリセルに書き込みが為されることを特徴と
する半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19237787U JPH0197498U (ja) | 1987-12-17 | 1987-12-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19237787U JPH0197498U (ja) | 1987-12-17 | 1987-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0197498U true JPH0197498U (ja) | 1989-06-28 |
Family
ID=31483239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19237787U Pending JPH0197498U (ja) | 1987-12-17 | 1987-12-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0197498U (ja) |
-
1987
- 1987-12-17 JP JP19237787U patent/JPH0197498U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0563082B1 (en) | Hidden refresh of a dynamic random access memory | |
| JP2856598B2 (ja) | ダイナミックランダムアクセスメモリ装置 | |
| JPH07118196B2 (ja) | スタティック型半導体メモリ | |
| KR850008023A (ko) | 반도체 기억장치 | |
| EP0212547A3 (en) | Method and device for refreshing dynamic semiconductor memory device | |
| JPH0636593A (ja) | 半導体記憶装置 | |
| JPH06124587A (ja) | ダイナミックランダムアクセスメモリ装置 | |
| JPS6374199A (ja) | 半導体記憶装置 | |
| JPS61170200U (ja) | ||
| JPH0770214B2 (ja) | 半導体記憶装置 | |
| US5305271A (en) | Circuit for controlling an output of a semiconductor memory | |
| US4901282A (en) | Power efficient static-column DRAM | |
| JPH0325871B2 (ja) | ||
| JPS61227295A (ja) | 半導体記憶装置 | |
| JPS6031038B2 (ja) | 半導体記憶装置 | |
| JP3066864B2 (ja) | ダイナミック・ランダム・アクセス・メモリ装置 | |
| JPS57208686A (en) | Semiconductor storage device | |
| JPS63155495A (ja) | 擬似スタテイツクメモリ装置 | |
| JPS6448800U (ja) | ||
| JPH0725920Y2 (ja) | 半導体記憶装置 | |
| JPS6448799U (ja) | ||
| JPH11306753A (ja) | 半導体記憶装置 | |
| JPS6452198U (ja) | ||
| JPH0782751B2 (ja) | 半導体記憶装置 | |
| JPS63149497U (ja) |