JPH0199236A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0199236A JPH0199236A JP62257691A JP25769187A JPH0199236A JP H0199236 A JPH0199236 A JP H0199236A JP 62257691 A JP62257691 A JP 62257691A JP 25769187 A JP25769187 A JP 25769187A JP H0199236 A JPH0199236 A JP H0199236A
- Authority
- JP
- Japan
- Prior art keywords
- type
- integrated circuit
- gate electrodes
- circuit device
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に相補型ＭＯＳ
ゲートアレイの雑音余裕を改善する半導体集積回路装置
に関する。
ゲートアレイの雑音余裕を改善する半導体集積回路装置
に関する。
従来、この種の相補型ＭＯＳゲートアレイ（以下、ＣＭ
ＯＳゲートアレイと称す）は複数個のＰチャネル型ＭＯ
Ｓトランジスタと、複数個のＮチャネル型ＭＯＳトラン
ジスタとをアレイ状に多数接続して構成されている。
ＯＳゲートアレイと称す）は複数個のＰチャネル型ＭＯ
Ｓトランジスタと、複数個のＮチャネル型ＭＯＳトラン
ジスタとをアレイ状に多数接続して構成されている。
第４図はＣＭＯＳトランジスタで構成した一般的な二人
力ＮＯＲ回路図である。
力ＮＯＲ回路図である。
第４図に示すように、この二人力ＮＯＲ回路は、Ｐ−Ｔ
ｒとしてのＰＬ、Ｐ２とＮ−ＴｒとしてのＮｌ、Ｎ２と
から構成され、Ｐ−ＴｒＰｌ。
ｒとしてのＰＬ、Ｐ２とＮ−ＴｒとしてのＮｌ、Ｎ２と
から構成され、Ｐ−ＴｒＰｌ。
Ｐ２の各ゲートに入力端子Ｖｉｎｌ、Ｖｉｎ２が接続さ
れ、且つＮ−ＴｒＮｌ、Ｎ２側に出力端子Ｖｏｕｔが接
続される。前記二つの入力端子のうぢ、入力端子Ｖｉｎ
２はＧＮＤ電位に保たれているためＰ−ＴｒとしてのＰ
２は導通状態、Ｎ−ＴｒとしてのＮ２は遮断状態に保た
れ、且つ出力端子Ｖｏｕｔには入力端子Ｖｉｎｌの反転
信号が出力されている。
れ、且つＮ−ＴｒＮｌ、Ｎ２側に出力端子Ｖｏｕｔが接
続される。前記二つの入力端子のうぢ、入力端子Ｖｉｎ
２はＧＮＤ電位に保たれているためＰ−ＴｒとしてのＰ
２は導通状態、Ｎ−ＴｒとしてのＮ２は遮断状態に保た
れ、且つ出力端子Ｖｏｕｔには入力端子Ｖｉｎｌの反転
信号が出力されている。
すなわち、Ｐ−Ｔｒが２個縦積みされた回路においては
、Ｐ−ＴｒとしてのＰｌ及びＰ２が導通した時のＶｏｕ
ｔ−ＶＤＤ間の抵抗値に比較して、Ｎ−ＴｒとしてのＮ
１が導通した時のＶｏｕｔ−ＧＮＤ間の抵抗値の方が低
い値になる。しかるに、入力電圧Ｖｉｎｌと出力電圧Ｖ
ｏ ｕ を間の入出力伝達特性におけるしきい値電圧
は両者の比で決まるため、通常１／２ＶＤＤより低い値
となっている。
、Ｐ−ＴｒとしてのＰｌ及びＰ２が導通した時のＶｏｕ
ｔ−ＶＤＤ間の抵抗値に比較して、Ｎ−ＴｒとしてのＮ
１が導通した時のＶｏｕｔ−ＧＮＤ間の抵抗値の方が低
い値になる。しかるに、入力電圧Ｖｉｎｌと出力電圧Ｖ
ｏ ｕ を間の入出力伝達特性におけるしきい値電圧
は両者の比で決まるため、通常１／２ＶＤＤより低い値
となっている。
第５図は第４図に示す二人力ＮＯＲ回路の入出力伝達特
性図である。
性図である。
第５図の曲線Ｃに示すように、かかる二人力ＮＯＲ回路
の入出力伝達特性におけるしきい値電圧は１／２ＶＤＤ
よりも低い値になっている。
の入出力伝達特性におけるしきい値電圧は１／２ＶＤＤ
よりも低い値になっている。
第６図は従来の一例を説明するためのＣＭＯＳゲートア
レイ・チップの平面図である。
レイ・チップの平面図である。
第６図に示すように、このチップは、Ｐ型半導体基板１
に形成されたＮ型半導体領域２．このＮ型領域内に形成
された三列のＰ型拡散領域３ａ〜３ｃ、その各々の間に
絶縁膜を介して形成される二本のゲート電極５ａ、５ｂ
から構成され且つ前記Ｐ型拡散領域３ｂを共有した二個
のＰ−Ｔｒと、この二個のＰ−Ｔｒに対応して前記Ｐ型
半導体基板１に形成された三列のＮ型拡散領域４ａ〜４
ｃとその各々の間に絶縁膜を介して形成される二本のゲ
ート電極６ａ、６ｂとから構成され且つ前記Ｎ型拡散領
域４ｂを共有した二個のＮ−Ｔｒとをアレイ状に多数並
べた構成を有している。
に形成されたＮ型半導体領域２．このＮ型領域内に形成
された三列のＰ型拡散領域３ａ〜３ｃ、その各々の間に
絶縁膜を介して形成される二本のゲート電極５ａ、５ｂ
から構成され且つ前記Ｐ型拡散領域３ｂを共有した二個
のＰ−Ｔｒと、この二個のＰ−Ｔｒに対応して前記Ｐ型
半導体基板１に形成された三列のＮ型拡散領域４ａ〜４
ｃとその各々の間に絶縁膜を介して形成される二本のゲ
ート電極６ａ、６ｂとから構成され且つ前記Ｎ型拡散領
域４ｂを共有した二個のＮ−Ｔｒとをアレイ状に多数並
べた構成を有している。
第７図は第６図に示すチップ上に配線を施すことにより
、第４図の回路を実現した一例を示す半導体集積回路装
置の平面図である。
、第４図の回路を実現した一例を示す半導体集積回路装
置の平面図である。
第７図に示すように、かかる集積回路装置は第６図で形
成したチップ上に層間絶縁膜を介して形成した第一のア
ルミ配線層（Ａｅｌ）７と、この第一のアルミ配線Ｎ７
の上に眉間絶縁膜を介して形成した第二のアルミ配線層
（Ａｔ？２）９とを有する。尚、８はチップと第一のア
ルミ配線層７との間の層間絶縁膜に開けられたコンタク
トホールであり、１０は第一のアルミ配線層７と第二の
アルミ配線Ｎ９との間の眉間絶縁膜に開けられたスルー
ホールである。
成したチップ上に層間絶縁膜を介して形成した第一のア
ルミ配線層（Ａｅｌ）７と、この第一のアルミ配線Ｎ７
の上に眉間絶縁膜を介して形成した第二のアルミ配線層
（Ａｔ？２）９とを有する。尚、８はチップと第一のア
ルミ配線層７との間の層間絶縁膜に開けられたコンタク
トホールであり、１０は第一のアルミ配線層７と第二の
アルミ配線Ｎ９との間の眉間絶縁膜に開けられたスルー
ホールである。
ここで、Ｐ型拡散領域３ａ、３ｂとゲート電極５ａとで
構成されるＰ−Ｔｒは第４図におけるＰｌに相当する。
構成されるＰ−Ｔｒは第４図におけるＰｌに相当する。
以下、同様にＰ型拡散領域３ｂ、３ｃとゲート電極５ｂ
とで構成されるＰ−ＴｒはＰ２に、またＮ型拡散領域４
ａ、４ｂとゲート電極６ａとで構成されるＮ−ＴｒはＮ
１に、Ｎ型拡散領域４ｂ、４ｃとゲート電極６ｂとで構
成されるＮ−ＴｒはＮ２にそれぞれ対応している。
とで構成されるＰ−ＴｒはＰ２に、またＮ型拡散領域４
ａ、４ｂとゲート電極６ａとで構成されるＮ−ＴｒはＮ
１に、Ｎ型拡散領域４ｂ、４ｃとゲート電極６ｂとで構
成されるＮ−ＴｒはＮ２にそれぞれ対応している。
このように、チップ上に並べられたＰ−ＴｒおよびＮ−
Ｔｒを構成するＰ型およびＮ型拡散領域のゲート電極方
向の幅（以下、チャネル幅と称す）はすべて同一であっ
た。このため、前述したようにＶｏｕｔ−ＶＤＤ間の抵
抗値に比較しＶｏｕｔ−ＧＮＤ間の抵抗値の方が低い値
になり、入力電圧Ｖｉｎｌと出力電圧Ｖｏｕｔ間の入出
力伝達特性におけるしきい値電圧が通常１／２ＶＤＤよ
りも低い値になってくる。
Ｔｒを構成するＰ型およびＮ型拡散領域のゲート電極方
向の幅（以下、チャネル幅と称す）はすべて同一であっ
た。このため、前述したようにＶｏｕｔ−ＶＤＤ間の抵
抗値に比較しＶｏｕｔ−ＧＮＤ間の抵抗値の方が低い値
になり、入力電圧Ｖｉｎｌと出力電圧Ｖｏｕｔ間の入出
力伝達特性におけるしきい値電圧が通常１／２ＶＤＤよ
りも低い値になってくる。
上述した従来の半導体集積回路装置は、Ｐ−Ｔｒおよび
Ｎ−Ｔｒのチャネル幅がすべて同一で′あった。従って
、出力端子とＶＤＤ間のＰ−Ｔｒの導通抵抗が出力端子
とＧＮＤ間のＮ−ｔｒの導通抵抗と等しくならないなめ
、入出力伝達特性におけるしきい値電圧が１／２ＶＤＤ
にならず、回路の雑音余裕度を小さくしているという欠
点がある。
Ｎ−Ｔｒのチャネル幅がすべて同一で′あった。従って
、出力端子とＶＤＤ間のＰ−Ｔｒの導通抵抗が出力端子
とＧＮＤ間のＮ−ｔｒの導通抵抗と等しくならないなめ
、入出力伝達特性におけるしきい値電圧が１／２ＶＤＤ
にならず、回路の雑音余裕度を小さくしているという欠
点がある。
本発明の目的は、入出力伝達特性におけるしきい値電圧
をほぼ電源電圧の半分である１／２ＶＤＤに近づけ、回
路の雑音余裕度を大幅に向上させる半導体集積回路装置
を提供することにある。
をほぼ電源電圧の半分である１／２ＶＤＤに近づけ、回
路の雑音余裕度を大幅に向上させる半導体集積回路装置
を提供することにある。
すなわち、本発明はＰ−ＴｒおよびＮ−Ｔｒが少なくと
も２つ以上各々同一のゲート電極によって接続されてい
るため、使用するＰ −Ｔ ｒおよびＮ−Ｔｒを選択す
ることによって導通抵抗を調整し、もって入出力伝達特
性におけるしきい値電圧の値を１／２ＶＤＤに近ずける
ことにある。
も２つ以上各々同一のゲート電極によって接続されてい
るため、使用するＰ −Ｔ ｒおよびＮ−Ｔｒを選択す
ることによって導通抵抗を調整し、もって入出力伝達特
性におけるしきい値電圧の値を１／２ＶＤＤに近ずける
ことにある。
本発明の半導体集積回路装置は、一導電型トランジスタ
と逆導電型トランジスタとの対を列状に複数個並べて構
成する相補型ＭＯＳゲートアレイを有する半導体集積回
路装置において、列状に並べられた前記一導電型トラン
ジスタを構成するゲート電極をこのゲート電極と同一の
材料で複数個接続した回路と、列状に並べられた前記逆
導電型トランジスタを構成するゲート電極をこのゲート
電極と同一の材料で複数個接続した回路との少なくとも
一方を含んで構成される。
と逆導電型トランジスタとの対を列状に複数個並べて構
成する相補型ＭＯＳゲートアレイを有する半導体集積回
路装置において、列状に並べられた前記一導電型トラン
ジスタを構成するゲート電極をこのゲート電極と同一の
材料で複数個接続した回路と、列状に並べられた前記逆
導電型トランジスタを構成するゲート電極をこのゲート
電極と同一の材料で複数個接続した回路との少なくとも
一方を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す半導体集積回路装
置の平面図である。
置の平面図である。
第１図に示すように、この集積回路装置は、Ｐ型半導体
基板１に形成されたＮ型半導体領域２と、このＮ型領域
内に形成された三列のＰ型拡散領域３ａ〜３ｃとその各
々の拡散領域の間に絶縁膜を介して形成される二本のゲ
ート電ｗ１５ ａ。
基板１に形成されたＮ型半導体領域２と、このＮ型領域
内に形成された三列のＰ型拡散領域３ａ〜３ｃとその各
々の拡散領域の間に絶縁膜を介して形成される二本のゲ
ート電ｗ１５ ａ。
５ｂとから構成され、前記Ｐ型拡散領域３ｂを共有する
二個のＰ−Ｔｒと、前記Ｐ型半導体基板１に形成された
三列のＮ型拡散領域４ａ〜４ｃとその隣にさらに三列に
形成されたＮ型拡散領域４ｄ〜４ｆとその各々の拡散領
域の間に絶縁膜を介して形成される二本のゲート電極６
ａ、６ｂとから構成され、前記Ｎ型拡散領域４ｂ、４ｅ
を各々共有する四個のＮ −Ｔ ｒとをアレイ状に多数
並べた構造を有している。すなわち、前述した四個のＮ
−Ｔｒは二本のゲート電極６ａ、６ｂによって二個ずつ
接続された形状を有する。また、前述した第４図に示す
二人力ＮＯＲ回路と同様の回路を実現するため、Ｐ型拡
散領域３ａ〜３ｃおよびＮ型拡散領域４ａ〜４ｆ上に層
間絶縁膜を介して被着される第一のＡｌ配線層７と、前
記層間絶縁膜に形成されるコンタクトホール８と、第一
のＡｌ配線層７上に眉間絶縁膜を介して被着される第二
のＡｌ配線層９と、スールーホール１ｏとが設けられる
。
二個のＰ−Ｔｒと、前記Ｐ型半導体基板１に形成された
三列のＮ型拡散領域４ａ〜４ｃとその隣にさらに三列に
形成されたＮ型拡散領域４ｄ〜４ｆとその各々の拡散領
域の間に絶縁膜を介して形成される二本のゲート電極６
ａ、６ｂとから構成され、前記Ｎ型拡散領域４ｂ、４ｅ
を各々共有する四個のＮ −Ｔ ｒとをアレイ状に多数
並べた構造を有している。すなわち、前述した四個のＮ
−Ｔｒは二本のゲート電極６ａ、６ｂによって二個ずつ
接続された形状を有する。また、前述した第４図に示す
二人力ＮＯＲ回路と同様の回路を実現するため、Ｐ型拡
散領域３ａ〜３ｃおよびＮ型拡散領域４ａ〜４ｆ上に層
間絶縁膜を介して被着される第一のＡｌ配線層７と、前
記層間絶縁膜に形成されるコンタクトホール８と、第一
のＡｌ配線層７上に眉間絶縁膜を介して被着される第二
のＡｌ配線層９と、スールーホール１ｏとが設けられる
。
ここで、Ｐ型拡散領域３ａ、３ｂとゲート電極５ａとか
ら構成されるＰ−Ｔｒは第４図に示すＰｌに対応し、以
下同様にＰ型拡散領域３ｂ、３Ｃとゲート電極５ｂとか
ら構成されるＰ−ＴｒはＰ２に、Ｎ型拡散領域４ａ、４
ｂとゲート電極６ａとから構成されるＮ−ＴｒはＮ１に
、Ｎ型拡散領域４ｂ、４ｃとゲート電極６ｂとから構成
されるＮ−ＴｒはＮ２にそれぞれ対応する。
ら構成されるＰ−Ｔｒは第４図に示すＰｌに対応し、以
下同様にＰ型拡散領域３ｂ、３Ｃとゲート電極５ｂとか
ら構成されるＰ−ＴｒはＰ２に、Ｎ型拡散領域４ａ、４
ｂとゲート電極６ａとから構成されるＮ−ＴｒはＮ１に
、Ｎ型拡散領域４ｂ、４ｃとゲート電極６ｂとから構成
されるＮ−ＴｒはＮ２にそれぞれ対応する。
かかる構成のトランジスタのチャネル幅についてみると
、Ｐ−ＴｒとしてのＰｌ及びＰ２のチャネル幅に対して
Ｎ−ＴｒとしてのＮ１のチャネル幅の方が狭いため、縦
積みされたトランジスタＰ１及びＰ２が導通した時の抵
抗値に比較して、トランジスタＮ１が導通した時の抵抗
値は従来よりも上記抵抗値により近い値となる。従って
、この時の入出力伝達特性におけるしきい値電圧の値は
１／２ＶＤＤに近い値になり、回路における雑音余裕度
が大きくなる。
、Ｐ−ＴｒとしてのＰｌ及びＰ２のチャネル幅に対して
Ｎ−ＴｒとしてのＮ１のチャネル幅の方が狭いため、縦
積みされたトランジスタＰ１及びＰ２が導通した時の抵
抗値に比較して、トランジスタＮ１が導通した時の抵抗
値は従来よりも上記抵抗値により近い値となる。従って
、この時の入出力伝達特性におけるしきい値電圧の値は
１／２ＶＤＤに近い値になり、回路における雑音余裕度
が大きくなる。
第２図は本発明の第二の実施例を示す半導体集積回路装
置の平面図である。
置の平面図である。
第２図に示すように、この第二の実施例が前述の第一の
実施例と比較して異なるのは、第一の実施例においてＮ
−ＴｒとしてのＮｌ、Ｎ２のほかに更にチャネル幅の狭
いＮ−Ｔｒを追加したものである。すなわち、前記第一
の実施例における二個のＰ−ＴｒＰｌ、Ｐ２は同一であ
るが、Ｎ−Ｔｒについてみると、Ｐ型半導体基板１に形
成された三列のＮ型拡散領域４ａ〜４ｃとその隣に三列
に形成されたＮ型拡散領域４ｄ〜４ｆと４ｇ〜４１並び
にその各々の拡散領域の間に絶縁膜を介して形成される
二本のゲート電極６ａ、６ｂとから構成され且つ前記Ｎ
型拡散領域４ｂ、４ｅ。
実施例と比較して異なるのは、第一の実施例においてＮ
−ＴｒとしてのＮｌ、Ｎ２のほかに更にチャネル幅の狭
いＮ−Ｔｒを追加したものである。すなわち、前記第一
の実施例における二個のＰ−ＴｒＰｌ、Ｐ２は同一であ
るが、Ｎ−Ｔｒについてみると、Ｐ型半導体基板１に形
成された三列のＮ型拡散領域４ａ〜４ｃとその隣に三列
に形成されたＮ型拡散領域４ｄ〜４ｆと４ｇ〜４１並び
にその各々の拡散領域の間に絶縁膜を介して形成される
二本のゲート電極６ａ、６ｂとから構成され且つ前記Ｎ
型拡散領域４ｂ、４ｅ。
４ｈを各々共有する六個のＮ−Ｔｒを有している点が異
っている。また、この第二の実施例は拡散領域４ａと４
ｇ、４ｂと４ｈ、４ｃと４１をそれぞれコンタクトホー
ル８を介して第一のＡｌ配線層７で接続することにより
、前記第一の実施例における導通抵抗よりもＰ −Ｔ
ｒとＮ−Ｔｒとの導通抵抗をより近ずけることができる
ため、入出力伝達特性におけるしきい値電圧の値を更に
１／２ＶＤＤに近い値に近づけ一層雑音余裕度を向上さ
せることができる。
っている。また、この第二の実施例は拡散領域４ａと４
ｇ、４ｂと４ｈ、４ｃと４１をそれぞれコンタクトホー
ル８を介して第一のＡｌ配線層７で接続することにより
、前記第一の実施例における導通抵抗よりもＰ −Ｔ
ｒとＮ−Ｔｒとの導通抵抗をより近ずけることができる
ため、入出力伝達特性におけるしきい値電圧の値を更に
１／２ＶＤＤに近い値に近づけ一層雑音余裕度を向上さ
せることができる。
第３図は本発明の上記二つの実施例における二人力Ｎ
ＯＲ，回路の入出力伝達特性図である。
ＯＲ，回路の入出力伝達特性図である。
第３図に示すように、特性ａは前述した第一の実施例に
おける入出力伝達特性を示し、また特性すは前述した第
二の実施例における入出力伝達特性を示す。これからも
分るように、第二の実施例におけるしきい値電圧はほぼ
１／２ＶＤＤとなっており、第５図に示した従来のしき
い値電圧（特性Ｃ）に比較し大幅に改善されている。
おける入出力伝達特性を示し、また特性すは前述した第
二の実施例における入出力伝達特性を示す。これからも
分るように、第二の実施例におけるしきい値電圧はほぼ
１／２ＶＤＤとなっており、第５図に示した従来のしき
い値電圧（特性Ｃ）に比較し大幅に改善されている。
以上説明したように、本発明の半導体集積回路装置は、
ＣＭＯＳゲートアレイにおいて列状に並べられた第一導
電型トランジスタを構成するゲート電極を該ゲート電極
と同一の材料で複数個接続した回路と、列状に並べられ
た逆導電型トランジスタを構成するゲート電極をこのゲ
ート電極と同一の材料で複数個接続した回路との少なく
とも一方を有することにより、回路の構成によって使用
する一導電型および逆導電型トランジスタの数を３１１
１１３し雑音余裕度を向上させることができるという効
果がある。
ＣＭＯＳゲートアレイにおいて列状に並べられた第一導
電型トランジスタを構成するゲート電極を該ゲート電極
と同一の材料で複数個接続した回路と、列状に並べられ
た逆導電型トランジスタを構成するゲート電極をこのゲ
ート電極と同一の材料で複数個接続した回路との少なく
とも一方を有することにより、回路の構成によって使用
する一導電型および逆導電型トランジスタの数を３１１
１１３し雑音余裕度を向上させることができるという効
果がある。
第１図は本発明の第一の実施例を示す半導体集積回路装
置の平面図、第２図は本発明の第二の実施例を示す半導
体集積回路装置の平面図、第３図は本発明の上記二実施
例における二人力ＮＯＲ回路の入出力伝達特性図、第４
図はＣＭＯ３）ランジスタで構成した一般的な二人力Ｎ
ＯＲ回路図、第５図は第４図に示す二人力ＮＯＲ，回路
の入出力伝達特性図、第６図は従来の一例を説明するた
めのＣＭＯＳゲートアレイ・チップの平面図、第７図は
第６図に示すチップ上に第４図の回路を実現した従来の
一例を示す半導体集積回路装置の平面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型半導体領域、３
ａ〜３Ｃ・・・Ｐ型拡散領域、４ａ〜４１・・・Ｎ型拡
散領域、５ａ、５ｂ・−Ｐ−Ｔｒのゲート電極、６ａ、
６ｂ・・・Ｎ−Ｔｒのゲート電極、７・・・第一のへ２
配線層、８・・・コンタクトホール、９・・・第二のＡ
ｅ配線層、１０・・・スルーホール。
置の平面図、第２図は本発明の第二の実施例を示す半導
体集積回路装置の平面図、第３図は本発明の上記二実施
例における二人力ＮＯＲ回路の入出力伝達特性図、第４
図はＣＭＯ３）ランジスタで構成した一般的な二人力Ｎ
ＯＲ回路図、第５図は第４図に示す二人力ＮＯＲ，回路
の入出力伝達特性図、第６図は従来の一例を説明するた
めのＣＭＯＳゲートアレイ・チップの平面図、第７図は
第６図に示すチップ上に第４図の回路を実現した従来の
一例を示す半導体集積回路装置の平面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型半導体領域、３
ａ〜３Ｃ・・・Ｐ型拡散領域、４ａ〜４１・・・Ｎ型拡
散領域、５ａ、５ｂ・−Ｐ−Ｔｒのゲート電極、６ａ、
６ｂ・・・Ｎ−Ｔｒのゲート電極、７・・・第一のへ２
配線層、８・・・コンタクトホール、９・・・第二のＡ
ｅ配線層、１０・・・スルーホール。
Claims (1)
- 一導電型トランジスタと逆導電型トランジスタとの対
を列状に複数個並べて構成する相補型ＭＯＳゲートアレ
イを有する半導体集積回路装置において、列状に並べら
れた前記一導電型トランジスタを構成するゲート電極を
このゲート電極と同一の材料で複数個接続した回路と、
列状に並べられた前記逆導電型トランジスタを構成する
ゲート電極をこのゲート電極と同一の材料で複数個接続
した回路との少なくとも一方を含むことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257691A JPH0199236A (ja) | 1987-10-12 | 1987-10-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257691A JPH0199236A (ja) | 1987-10-12 | 1987-10-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199236A true JPH0199236A (ja) | 1989-04-18 |
Family
ID=17309768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257691A Pending JPH0199236A (ja) | 1987-10-12 | 1987-10-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212021A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
-
1987
- 1987-10-12 JP JP62257691A patent/JPH0199236A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212021A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
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