JPH0269973A - 可変抵抗回路 - Google Patents

可変抵抗回路

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Publication number
JPH0269973A
JPH0269973A JP63221931A JP22193188A JPH0269973A JP H0269973 A JPH0269973 A JP H0269973A JP 63221931 A JP63221931 A JP 63221931A JP 22193188 A JP22193188 A JP 22193188A JP H0269973 A JPH0269973 A JP H0269973A
Authority
JP
Japan
Prior art keywords
type
variable resistance
diffusion region
gate electrodes
resistance circuit
Prior art date
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Pending
Application number
JP63221931A
Other languages
English (en)
Inventor
Masayuki Oshima
大嶋　正幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH0269973A publication Critical patent/JPH0269973A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors

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  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、半導体集積回路に関し、特に可変抵抗回路の
構造に関する。
［従来の技術］ 従来の可変抵抗回路は、第４図に示されるように、直列
に接続した２個の絶縁ゲート電界効果トランジスタ（以
下、ＭＯＳＦＥＴと略す）と２個の抵抗素子とが別々に
配置され、個々のＭＯＳＦＥＴに抵抗素子が金属配線に
より並列に接続されていた。
［発明が解決しようとする課題］ しかし前述の従来技術では、ＭＯＳＦＥＴと抵抗素子が
別々に配置され、配線されている為に、比較的大きな面
積を必要とする。このことによりＭＯ３型集積回路の集
積度を著しく向上させることが困難であるという問題点
を有する。
そこで本発明は、従来の可変抵抗回路の問題点を解決す
るもので、その目的とするところは、より高集積化が可
能な可変抵抗回路を提供するところにある。
［課題を解決するための手段］ 本発明の可変抵抗回路は、 ａ）ＭＯＳＦＥＴ用いた半導体集積回路において、 ｂ）Ｐ型もしくはＮ型の拡散領域と、 Ｃ）前記Ｐ型もしくはＮ型の拡散領域に接続される入力
端子および出力端子と、 ｄ）ポリシリコンからなる複数のゲート電極と、ｅ）前
記複数のゲート電極に接続される制御端子とを有し、 ｆ）前記複数のゲート電極が、前記入力端子と出力端子
の間に配置され、 ｇ）前記複数のゲート電極の両端の少なくとも一端が、
前記Ｐ型もしくはＮ型の拡散領域の内側にあることを特
徴とする。
［実　施　例］ 本発明の第１の実施例として第１図にＰ型ＭＯ３ＦＥＴ
を用いた可変抵抗回路の平面図を、第２図に等価回路図
を示す。
第１図において１０１はＰ型拡散領域であり、１０２は
入力端子４．Ｎを形成するコンタクトホール、１０３は
出力端子４゜Ｒ７を形成するコンタクトホールであり、
それぞれ１０４．１０５の金属配線とＰ型拡散領域を接
続している。１０６はｎ個（ｎはｎ≧１の自然数）のゲ
ート電極であり、１０７の４．〜４ｎのゲート端子を形
成するコンタクトホールによりそれぞれ１０８の制御信
号を伝えるｎ個の金属配線と接続して、制御信号に制御
されるｎ個の直列に接続されたＰ型ＭＯ３ＦＥＴを構成
している。
またｎ個のゲート電極とＰ型拡敢領域との間には、それ
ぞれａ、〜ａｌ、の間隔がおいている。これによりＰ型
拡散領域による抵抗素子が、おのおの第１から第ｎのＰ
型ＭＯ３ＦＥＴに並列に接続された形になっており、第
２図の等価回路図に示されるような回路を形成している
。
これにより４、〜４．．のゲート端子に伝えられるｎ個
の制御信号でｎ個のＰ型ＭＯ３ＦＥＴを、ＯＮ状態また
はＯＦＦ状態にすることにより、入力端子と出力端子間
に様々な抵抗値を作ることができる。
また、ａ、〜ａｎの長さを変えることにより、Ｐ型拡散
領域の形状化を変化させ、Ｒ１−Ｒｎの抵抗値を自由に
変えることができる。
次に本発明の第２の実施例として第３図にＰ型ＭＯ３Ｆ
ＥＴを用いた可変抵抗回路の平面図を示す。第３図では
Ｐ型拡散領域にｎ個のゲート電極を交互に形成すること
によって、更に高抵抗な可変抵抗回路を小面積中に構成
することができる。
また、第１図、第３図においてＰ型ＭＯ５ＦＥＴでの回
路を説明したが、Ｎ型ＭＯ５ＦＥＴでも同様に対応でき
る。
［発明の効果］ 以上述べたように、本発明によれば、高抵抗の可変抵抗
回路を小面積中に作ることが可能であり高集積化を可能
とするものである。
これにより、集積回路のチップコストが低減するという
効果がある。
又、ＭＯＳＦＥＴに並列に入っている抵抗の抵抗値を変
更する場合、ポリシリコンのフォト用ガラスマスク１枚
だけを変更するだけで対応できるという効果もある。
【図面の簡単な説明】
第１図は、本発明の第１の実施例を示すＰ型ＭＯ５ＦＥ
Ｔを用いた可変抵抗回路の平面図である。 第２図は、第１図の等価回路図である。 第３図は、本発明の第２の実施例を示すＰ型ＭＯ５ＦＥ
Ｔを用いた可変抵抗回路の平面図である。 第４図は、可変抵抗回路の従来例を示す平面図である。 １０１　・　・　・　・　・ １０２、１０３． １０４、１０５． １０７゜ １０８、 Ｐ型拡散領域 コンタクトホール 金属配線 ・ゲート電極 ・拡散領域 ・抵抗素子 以 上

Claims (1)

  1. 【特許請求の範囲】 ａ）絶縁ゲート電界効果トランジスタを用いた半導体集
    積回路において、 ｂ）Ｐ型もしくはＮ型の拡散領域と、 ｃ）前記Ｐ型もしくはＮ型の拡散領域に接続される入力
    端子および出力端子と、 ｄ）ポリシリコンからなる複数のゲート電極と、ｅ）前
    記複数のゲート電極に接続される制御端子とを有し、 ｆ）前記複数のゲート電極が、前記入力端子と出力端子
    の間に配置され、 ｇ）前記複数のゲート電極の両端の少なくとも一端が、
    前記Ｐ型もしくはＮ型の拡散領域の内側にあることを特
    徴とする可変抵抗回路。
JP63221931A 1988-09-05 1988-09-05 可変抵抗回路 Pending JPH0269973A (ja)

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