JPH0199245A - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
- Publication number
- JPH0199245A JPH0199245A JP62256836A JP25683687A JPH0199245A JP H0199245 A JPH0199245 A JP H0199245A JP 62256836 A JP62256836 A JP 62256836A JP 25683687 A JP25683687 A JP 25683687A JP H0199245 A JPH0199245 A JP H0199245A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- package
- mold
- frame
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分舒〕
この発明は、例えばＩＣをセットに組み込む場合に実装
面積を小さくし、また高入力インピーダンス端子の静電
破壊を防止することができるＩＣパッケージに関するも
のである。
面積を小さくし、また高入力インピーダンス端子の静電
破壊を防止することができるＩＣパッケージに関するも
のである。
第９図は従来のＤＩＰ型ＩＣパッケージを示すものであ
り、図において、１はＩＣチップ、２はリードフレーム
、３は金線、４はサポートテープ、５は封止樹脂である
。
り、図において、１はＩＣチップ、２はリードフレーム
、３は金線、４はサポートテープ、５は封止樹脂である
。
この従来のＩＣパッケージでは、第９図に示すように封
止゛樹脂５のモールドの外側にリードフレーム２を出し
て端子とし、これを外部のソケットや基板にさし込むこ
とで実装するようにしている。
止゛樹脂５のモールドの外側にリードフレーム２を出し
て端子とし、これを外部のソケットや基板にさし込むこ
とで実装するようにしている。
［発明が解決しようとする問題点〕
従来のＩＣパッケージでは、リードフレームをモールド
から外側に出しているので、ＩＣの足となる部分をつく
るためにフレームが長くなり、またＩＣの足置外の部分
をモールドする必要からパッケー誠がチップに対して大
きくなるという問題があった。またＩＣの足がモールド
から出ているので、高入力インピーダンス端子の場合、
手で触れると静電破壊を起こす可能性をもつという問題
があった。
から外側に出しているので、ＩＣの足となる部分をつく
るためにフレームが長くなり、またＩＣの足置外の部分
をモールドする必要からパッケー誠がチップに対して大
きくなるという問題があった。またＩＣの足がモールド
から出ているので、高入力インピーダンス端子の場合、
手で触れると静電破壊を起こす可能性をもつという問題
があった。
乙の発明は上記のような問題点を解消するためになされ
たもので、ＩＣパッケージを小さくすることができろと
ともに、静電破壊を未然に防止することができるＩＣパ
ッケージを得ることを目的とする。
たもので、ＩＣパッケージを小さくすることができろと
ともに、静電破壊を未然に防止することができるＩＣパ
ッケージを得ることを目的とする。
この発明に係るＩＣパッケージは、リードフレームをモ
ールドの内側に納め、ＩＣと外部装置との接点をパッケ
ージ内部に設けたものである。
ールドの内側に納め、ＩＣと外部装置との接点をパッケ
ージ内部に設けたものである。
この発明では、リードフレームをモールドの内側に納め
、ＩＣと外部装置との接点をパッケージの内部に設ける
ことにより、ＩＣのリードフレームが小さくなり、また
ＩＣのビンに不用意に触れることがないので、静電破壊
を起こすおそれはない。
、ＩＣと外部装置との接点をパッケージの内部に設ける
ことにより、ＩＣのリードフレームが小さくなり、また
ＩＣのビンに不用意に触れることがないので、静電破壊
を起こすおそれはない。
以下この発明の実施例を図について説明する。
第１図はこの発明の一実施例によるＩＣパッケージの全
体構成図、第２図は第１図の矢印■方向からみた図であ
る。Ｉ、Ｃチップ１とモールド内に納まろように短くし
たリードフレーム２とを金線３でワイヤボンドし、リー
ドフレーム２をサポートテープ４で固定したものを樹脂
５でモールドしたものであるが、リードフレーム２にバ
ンプ６を設けるとともに、樹脂５中のリードフレーム２
と外部端子７を接触させるため樹ｌｌ１５に穴８をあけ
ている。
体構成図、第２図は第１図の矢印■方向からみた図であ
る。Ｉ、Ｃチップ１とモールド内に納まろように短くし
たリードフレーム２とを金線３でワイヤボンドし、リー
ドフレーム２をサポートテープ４で固定したものを樹脂
５でモールドしたものであるが、リードフレーム２にバ
ンプ６を設けるとともに、樹脂５中のリードフレーム２
と外部端子７を接触させるため樹ｌｌ１５に穴８をあけ
ている。
次に上記実施例の製法を第３図〜第７図により説明する
。まず第３図のようにＩＣチップ１をリードフレーム２
にダイボンドし、またＩＣチップ１からリードフレーム
２にワイヤボンドする。上記工程のあと、第４図に示す
ようにリードフレーム２にＥＣチップ１がのっている面
のみをＶ！４１１１５でモールドする。ここでリードフ
レーム２をカットして第５図の状態となる。第５図の状
態のものを第６図に示すピン９が出ている型の上に置き
、リードフレーム２のＩＣチップ１がのっていない方の
面を［１でモールドする。モールドを完了したものが第
７図である。そしてこの第７図の六８にハンダを流し込
んでバンプ６を形成することにより第２図の完成品とな
る。
。まず第３図のようにＩＣチップ１をリードフレーム２
にダイボンドし、またＩＣチップ１からリードフレーム
２にワイヤボンドする。上記工程のあと、第４図に示す
ようにリードフレーム２にＥＣチップ１がのっている面
のみをＶ！４１１１５でモールドする。ここでリードフ
レーム２をカットして第５図の状態となる。第５図の状
態のものを第６図に示すピン９が出ている型の上に置き
、リードフレーム２のＩＣチップ１がのっていない方の
面を［１でモールドする。モールドを完了したものが第
７図である。そしてこの第７図の六８にハンダを流し込
んでバンプ６を形成することにより第２図の完成品とな
る。
なお上記実施例では、リードフレーム２は完全にモール
ドの中にあるが、リードフレーム２が第８図のようにＩ
Ｃパッケージの裏面に接していてもよい。
ドの中にあるが、リードフレーム２が第８図のようにＩ
Ｃパッケージの裏面に接していてもよい。
以上のようにこの発明によれば、モールドからリードフ
レームが突き出ていないので、ＩＣのパッケージを小さ
くでき、ＩＣをセットに組むときの実装面積を小さくで
き、また高入力インピーダンス端子の場合、リードが出
ていないので、静電破壊を防ぐことができる。また、従
来のようなリードフレーム部分が不必要なため、多連フ
レームの場合、一定面積から数多くのＩＣが製造できる
などの効果がある。
レームが突き出ていないので、ＩＣのパッケージを小さ
くでき、ＩＣをセットに組むときの実装面積を小さくで
き、また高入力インピーダンス端子の場合、リードが出
ていないので、静電破壊を防ぐことができる。また、従
来のようなリードフレーム部分が不必要なため、多連フ
レームの場合、一定面積から数多くのＩＣが製造できる
などの効果がある。
第１図はこの発明の一実施例によるＩＣパッケージの全
体構成図で一部を切欠いて示した斜視図、第２図は第１
図の■方向からみた断面図、第３図〜第７図はＩＣパッ
ケージの製造方法を説明する図、第８図はこの発明の他
の実施例を示す図、第９図は従来のアセンブリ技術を用
いたＩＣパッケージを示す一部切欠きの斜視図である。 図中、１はＩＣチップ、２はリードフレーム、３は金線
、５は封止樹脂、６はバンプ、７は外部端子、８は穴で
ある。 尚、図中同一符号は同−又は相当部分を示す。
体構成図で一部を切欠いて示した斜視図、第２図は第１
図の■方向からみた断面図、第３図〜第７図はＩＣパッ
ケージの製造方法を説明する図、第８図はこの発明の他
の実施例を示す図、第９図は従来のアセンブリ技術を用
いたＩＣパッケージを示す一部切欠きの斜視図である。 図中、１はＩＣチップ、２はリードフレーム、３は金線
、５は封止樹脂、６はバンプ、７は外部端子、８は穴で
ある。 尚、図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）外部接続用リードが樹脂モールドの内側に納めら
れ、モールドの外部に突き出ていないことを特徴とする
ＩＣパッケージ。 - （２）樹脂内に納められたソードフレームの一部にバン
プを付設し、このバンプと通ずる穴を樹脂に設けてなる
特許請求の範囲第１項記載のＩＣパッケージ。 - （３）リードフレームの一部がＩＣパッケージの裏面に
接するように配置されている特許請求の範囲ＩＣパッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256836A JPH0199245A (ja) | 1987-10-12 | 1987-10-12 | Ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256836A JPH0199245A (ja) | 1987-10-12 | 1987-10-12 | Ｉｃパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199245A true JPH0199245A (ja) | 1989-04-18 |
Family
ID=17298098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256836A Pending JPH0199245A (ja) | 1987-10-12 | 1987-10-12 | Ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333211B1 (en) | 1998-08-26 | 2001-12-25 | Shinko Electric Industries, Co., Ltd. | Process for manufacturing a premold type semiconductor package using support pins in the mold and external connector bumps |
| KR100761861B1 (ko) * | 2006-10-11 | 2007-09-28 | 삼성전자주식회사 | 정전기를 방지하는 반도체 패키지 |
| US9620391B2 (en) | 2002-10-11 | 2017-04-11 | Micronas Gmbh | Electronic component with a leadframe |
-
1987
- 1987-10-12 JP JP62256836A patent/JPH0199245A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333211B1 (en) | 1998-08-26 | 2001-12-25 | Shinko Electric Industries, Co., Ltd. | Process for manufacturing a premold type semiconductor package using support pins in the mold and external connector bumps |
| US6577000B2 (en) | 1998-08-26 | 2003-06-10 | Shinko Electric Industries Co., Ld. | Premold type semiconductor package |
| US9620391B2 (en) | 2002-10-11 | 2017-04-11 | Micronas Gmbh | Electronic component with a leadframe |
| KR100761861B1 (ko) * | 2006-10-11 | 2007-09-28 | 삼성전자주식회사 | 정전기를 방지하는 반도체 패키지 |
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