JPH0199252A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0199252A JPH0199252A JP62258072A JP25807287A JPH0199252A JP H0199252 A JPH0199252 A JP H0199252A JP 62258072 A JP62258072 A JP 62258072A JP 25807287 A JP25807287 A JP 25807287A JP H0199252 A JPH0199252 A JP H0199252A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一シリコン基板上に、複数の異なるしきい値
電圧を持つＭＯＳトランジスタを製造する方法に関する
。
電圧を持つＭＯＳトランジスタを製造する方法に関する
。
同一導電型ＭＯＳトランジスタにおいて、複数のしきい
値電圧を得る方法として例えば特開昭５１−１７６８１
号公報に記載されているようなイオン注入によるチャネ
ルドープがある。これはイオン注入した不純物の分布す
る深さが表面空乏層より充分浅（、かつ不純物分布が矩
形近似できるとき、しきい値電圧の変化がイオン注入量
に比例して変化することを用いて複数のしきい値電圧を
得る。すなわちシリコン基板表面不純物濃度を制御する
ことにより１つのしきい値電圧を得る。
値電圧を得る方法として例えば特開昭５１−１７６８１
号公報に記載されているようなイオン注入によるチャネ
ルドープがある。これはイオン注入した不純物の分布す
る深さが表面空乏層より充分浅（、かつ不純物分布が矩
形近似できるとき、しきい値電圧の変化がイオン注入量
に比例して変化することを用いて複数のしきい値電圧を
得る。すなわちシリコン基板表面不純物濃度を制御する
ことにより１つのしきい値電圧を得る。
その後例えばレジスト等を全面に形成し、しきい値電圧
を変化させる領域にフォトリン技術を用いて開口部を形
成する。さらにこの開口部にシリコン基板と同じ導電型
あるいは異なる導電型の不純物をチャネルドープする。
を変化させる領域にフォトリン技術を用いて開口部を形
成する。さらにこの開口部にシリコン基板と同じ導電型
あるいは異なる導電型の不純物をチャネルドープする。
しかし高エネルギニのイオン注入や、ある程度不純物濃
度が濃いときは、しきい値電圧の変化がチャネルドープ
のイオン注入骨に比例しなくなり、しきい値電圧の制御
性が悪くなる。
度が濃いときは、しきい値電圧の変化がチャネルドープ
のイオン注入骨に比例しなくなり、しきい値電圧の制御
性が悪くなる。
そこで例えば特開昭５４−１００６７７号公報に記載さ
れているように、イオン注入技術とフォトエツチング技
術を用いて表面不純物濃度が異なるウェル領域を形成す
る方法がある。しかしこの特開昭５４−１００６７７号
公報記載の方法では２つの異なるしきい値電圧を得るた
めには、２回のフォトエツチングと２回のイオン注入工
程により、２つの異なる表面不純物濃度を持つウェル領
域を形成して、このウェル領域上にＭＯＳトランジスタ
を形成している。このため製造工程が長く複雑になる問
題点がある。
れているように、イオン注入技術とフォトエツチング技
術を用いて表面不純物濃度が異なるウェル領域を形成す
る方法がある。しかしこの特開昭５４−１００６７７号
公報記載の方法では２つの異なるしきい値電圧を得るた
めには、２回のフォトエツチングと２回のイオン注入工
程により、２つの異なる表面不純物濃度を持つウェル領
域を形成して、このウェル領域上にＭＯＳトランジスタ
を形成している。このため製造工程が長く複雑になる問
題点がある。
上記問題点を解決して短い簡単な製造工程で異なるしき
い値電圧を持つＭＯＳトランジスタの製造方法を提供す
ることが本発明の目的である。
い値電圧を持つＭＯＳトランジスタの製造方法を提供す
ることが本発明の目的である。
この目的のために本発明においては、イオン注入により
形成したウェル領域の表面がシリコン面の露出した領域
と酸化シリコン膜の形成されている領域とを形成する。
形成したウェル領域の表面がシリコン面の露出した領域
と酸化シリコン膜の形成されている領域とを形成する。
その後アンモニアガス中で熱処理を行なうことにより、
不純物拡散深さが浅い高濃度ウェル領域と不純物拡散深
さが深い低濃度ウェル領域とを形成する。さらに低濃度
および高濃度ウェル領域上にＭＯ８Ｉ−ランジスタを形
成することにより異なるしきい１直電圧を持つＭＯＳト
ランジスタを得る。
不純物拡散深さが浅い高濃度ウェル領域と不純物拡散深
さが深い低濃度ウェル領域とを形成する。さらに低濃度
および高濃度ウェル領域上にＭＯ８Ｉ−ランジスタを形
成することにより異なるしきい１直電圧を持つＭＯＳト
ランジスタを得る。
以下ＭＯＳトランジスタの断面図を示す第１図を用いて
本発明の一実施例を説明する。
本発明の一実施例を説明する。
まずシリコン基板１０にレジストあるいは酸化シリコン
膜等のイオン注入のマスクとなる被膜を全面に形成する
。その後ウェル領域にのみフォトエツチング技術を用い
て開口部を形成して、イオン注入により第１図（ａ）に
示すようにウェル領域１２を形成する。このウェル領域
１２は不純物濃度が１０′４〜１０１５ｃｍ−３のシリ
コン基板であれば、シリコン基板と同じ導電型でも異な
る導電型のどちらでも形成可能である。その後化学気相
成長法ＣＣＶＤ ）あるいは酸素雰囲気中の熱酸化によ
り酸化シリコン膜を全面に形成しフォトエツチングによ
り、シリコン面が露出した領域と酸化シリコン膜１４が
残存した領域とを形成する。
膜等のイオン注入のマスクとなる被膜を全面に形成する
。その後ウェル領域にのみフォトエツチング技術を用い
て開口部を形成して、イオン注入により第１図（ａ）に
示すようにウェル領域１２を形成する。このウェル領域
１２は不純物濃度が１０′４〜１０１５ｃｍ−３のシリ
コン基板であれば、シリコン基板と同じ導電型でも異な
る導電型のどちらでも形成可能である。その後化学気相
成長法ＣＣＶＤ ）あるいは酸素雰囲気中の熱酸化によ
り酸化シリコン膜を全面に形成しフォトエツチングによ
り、シリコン面が露出した領域と酸化シリコン膜１４が
残存した領域とを形成する。
その後アンモニアＣＮＨ，）ガス中で熱処理を行なうと
、第１図［ｂ）に示すようにシリコン面が露出した領域
は不純物拡散深さが浅い高濃度ウェル領域１２となり、
酸化シリコン膜に覆われた領域は不純物拡散深さが深い
低濃度ウェル領域１２ａとなる。これは酸化シリコン膜
１４に覆われた領域は、酸化シリコン膜中の酸素の働き
により不純物の拡散が促進され低濃度ウェル領域１２ａ
が形成される。一方シリコン面が露出した領域は、アン
モニアガスとシリコンが反応して熱窒化膜が形成され不
純物の拡散が抑制され高濃度ウェル領域１２ｂとなる。
、第１図［ｂ）に示すようにシリコン面が露出した領域
は不純物拡散深さが浅い高濃度ウェル領域１２となり、
酸化シリコン膜に覆われた領域は不純物拡散深さが深い
低濃度ウェル領域１２ａとなる。これは酸化シリコン膜
１４に覆われた領域は、酸化シリコン膜中の酸素の働き
により不純物の拡散が促進され低濃度ウェル領域１２ａ
が形成される。一方シリコン面が露出した領域は、アン
モニアガスとシリコンが反応して熱窒化膜が形成され不
純物の拡散が抑制され高濃度ウェル領域１２ｂとなる。
なおこのウェル領域の表面不純物濃度は、酸化シリコン
膜の膜厚、アンモニアガスによる熱処理温度および熱処
理時間により制御可能である。
膜の膜厚、アンモニアガスによる熱処理温度および熱処
理時間により制御可能である。
さらにこの酸化シリコン膜１４上に窒化膜を形成してお
（と、ウェル領域上に酸化シリコン膜がある場合と、シ
リコン面が露出した場合の中間の表面不純物濃度を持つ
ウェル領域が得られる。
（と、ウェル領域上に酸化シリコン膜がある場合と、シ
リコン面が露出した場合の中間の表面不純物濃度を持つ
ウェル領域が得られる。
その後酸化シリコン膜およびアンモニアガスをシリコン
との反応により形成された熱窒化膜を除去する。これ以
後は一般的な方法により、パッド酸化膜１８．窒化膜等
の耐酸化膜１６を素子領域上に選択的に形成する。
との反応により形成された熱窒化膜を除去する。これ以
後は一般的な方法により、パッド酸化膜１８．窒化膜等
の耐酸化膜１６を素子領域上に選択的に形成する。
次に第１図（Ｃ）に示すように選択酸化を行ない、素子
分離絶縁膜２０を形成する。その後ゲート絶縁膜２２、
ゲート電極２４を形成して、このゲート電極２４に整合
した位置にソースドレイン２６を形成する。その後中間
絶縁膜２８をＣＶＤ法により全面に形成して、コンタク
ト窓２９を形成して、さらに配線金属６０を形成するこ
とにより低濃度ウェル領域１２ａ上と、高濃度ウェル領
域１２ｂ上に異なるしきい値電圧を持つＭＯＳ）ランジ
スタが得られろ。
分離絶縁膜２０を形成する。その後ゲート絶縁膜２２、
ゲート電極２４を形成して、このゲート電極２４に整合
した位置にソースドレイン２６を形成する。その後中間
絶縁膜２８をＣＶＤ法により全面に形成して、コンタク
ト窓２９を形成して、さらに配線金属６０を形成するこ
とにより低濃度ウェル領域１２ａ上と、高濃度ウェル領
域１２ｂ上に異なるしきい値電圧を持つＭＯＳ）ランジ
スタが得られろ。
一例として本発明の製造方法によりＰチャネルＭＯＳト
ランジスタを製造したときの結果を示す。
ランジスタを製造したときの結果を示す。
面方位１００、比抵抗１０〜２０Ω−ｃｍのシリコン基
板上に、厚さ１１００ｎの酸化シリコン膜からなるイオ
ン注入バッファ膜を形成した。
板上に、厚さ１１００ｎの酸化シリコン膜からなるイオ
ン注入バッファ膜を形成した。
その後加速エネルギー６０ｋｅＶ、イオン注入量５Ｘ１
０”ｃｍ−２にてリンのイオン注入を行なった。
０”ｃｍ−２にてリンのイオン注入を行なった。
厚さ１１００ｎの酸化シリコン膜が形成された領域と、
シリコン面が露出した領域とをイオン注入領域上に設け
、アンモニアガス中で温度が１１８０℃、時間２０時間
の熱処理を行なった。
シリコン面が露出した領域とをイオン注入領域上に設け
、アンモニアガス中で温度が１１８０℃、時間２０時間
の熱処理を行なった。
この２つの表面不純物濃度の異なるウェル領域に、厚さ
８Ｑｎｍのゲート絶縁膜を持つＰチャネルＭＯ８）ラン
ジスタを形成した。酸化シリコン膜が形成されていたウ
ェル領域のＭＯＳ）ランジスタのしきい値電圧は−０，
８５Ｖ、シリコン面が露出したウェル領域に形成したＭ
ＯＳトランジスタっしきい値電圧は−１，０５Ｖであっ
た。
８Ｑｎｍのゲート絶縁膜を持つＰチャネルＭＯ８）ラン
ジスタを形成した。酸化シリコン膜が形成されていたウ
ェル領域のＭＯＳ）ランジスタのしきい値電圧は−０，
８５Ｖ、シリコン面が露出したウェル領域に形成したＭ
ＯＳトランジスタっしきい値電圧は−１，０５Ｖであっ
た。
以上の説明で明らかなように、１回のイオン注入により
異なる複数の表面不純物濃度を持つウェル領域が得られ
、異なる複数のしきい値電圧を持つＭＯＳトランジスタ
の製造工程が短縮される。
異なる複数の表面不純物濃度を持つウェル領域が得られ
、異なる複数のしきい値電圧を持つＭＯＳトランジスタ
の製造工程が短縮される。
第１図（ａ）、 ＋ｂ）、（Ｃ）は本発明の一実施例に
おけるＭＯＳ）ランジスタの製造工程を示す断面図であ
る。 １２ａ・・・・・・低濃度ウェル領域、１２ｂ・・・・
・・高濃度ウェル領域、１４・・・・・・酸化シリコン
膜。
おけるＭＯＳ）ランジスタの製造工程を示す断面図であ
る。 １２ａ・・・・・・低濃度ウェル領域、１２ｂ・・・・
・・高濃度ウェル領域、１４・・・・・・酸化シリコン
膜。
Claims (1)
- ウェル領域へ選択的にイオン注入することにより不純
物をシリコン基板に導入する工程と、全面に酸化シリコ
ン膜を形成する工程と、フォトエッチングにより前記ウ
ェル領域の表面がシリコン面の露出した領域と前記酸化
シリコン膜が残存した領域とを形成する工程と、アンモ
ニアガス中にて熱処理を行なうことにより不純物拡散深
さが浅い高濃度ウェル領域と不純物拡散深さが深い低濃
度ウェル領域とを形成する工程と、素子分離領域上に耐
酸化膜を形成して選択酸化を行なう工程と、ゲート酸化
膜とゲート電極を形成する工程と、ソースドレインを形
成する工程と、中間絶縁膜を形成する工程と、コンタク
ト窓を形成する工程と、配線金属を形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258072A JPH0199252A (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258072A JPH0199252A (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199252A true JPH0199252A (ja) | 1989-04-18 |
Family
ID=17315135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258072A Pending JPH0199252A (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739058A (en) * | 1995-12-14 | 1998-04-14 | Micron Technology, Inc. | Method to control threshold voltage by modifying implant dosage using variable aperture dopant implants |
-
1987
- 1987-10-13 JP JP62258072A patent/JPH0199252A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739058A (en) * | 1995-12-14 | 1998-04-14 | Micron Technology, Inc. | Method to control threshold voltage by modifying implant dosage using variable aperture dopant implants |
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