JPS60180167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60180167A JPS60180167A JP59034354A JP3435484A JPS60180167A JP S60180167 A JPS60180167 A JP S60180167A JP 59034354 A JP59034354 A JP 59034354A JP 3435484 A JP3435484 A JP 3435484A JP S60180167 A JPS60180167 A JP S60180167A
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- JP
- Japan
- Prior art keywords
- impurity layer
- type impurity
- conduction type
- conductivity type
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体装置の製造方法、詳しくは、すぐれた
耐圧特性を有するＭＯＳ ＦＥＴの製造方法に関するも
のである。
耐圧特性を有するＭＯＳ ＦＥＴの製造方法に関するも
のである。
（従来技術）
従来の高耐圧ＭＯ８ＦＥＴ の製造方法を第１図を参照
して説明する。
して説明する。
まず、Ｐ型シリコン基板１の所定の領域に、イオン打込
みおよび高温熱処理によりＰ＋型不純物層２を形成する
。次に、前記と同領域にＮ型の不純物をイオン打込み法
で注入して、熱処理を行うことによシ、前記Ｐ＋型不純
物層２の表面側の濃度を低下させ、この部分ｔ−Ｐ一層
３とする。（第１図（ａ））この後、ソース・ドレイン
としてのＮ型不純物層４．５を形成する。その場合、ド
レインとしてのＮ型不純物層５は、前記Ｐ＋型不純物層
２から所定距離離間した基板部表面に形成される。一方
、ソースとしてのＮ型不純物層４は、前記Ｐ＋型不純物
層２上に（Ｐ一層３に）前記ドレインとしてのＮ型不純
物層５と反対側において形成される。（第１図Φ）） しかる後、Ｎ型不純物層４側において前記Ｎ型不純物層
５と隣接する基板部にＮ一層６、つまシ、Ｎ型不純物層
５と同一導電型の低濃度の領域を形成する。（第１図（
Ｃ）） その後、Ｖ層６とＮ型不純物層４間の基板上にゲート絶
縁膜７を形成し、その上にはゲート電極８を形成する。
みおよび高温熱処理によりＰ＋型不純物層２を形成する
。次に、前記と同領域にＮ型の不純物をイオン打込み法
で注入して、熱処理を行うことによシ、前記Ｐ＋型不純
物層２の表面側の濃度を低下させ、この部分ｔ−Ｐ一層
３とする。（第１図（ａ））この後、ソース・ドレイン
としてのＮ型不純物層４．５を形成する。その場合、ド
レインとしてのＮ型不純物層５は、前記Ｐ＋型不純物層
２から所定距離離間した基板部表面に形成される。一方
、ソースとしてのＮ型不純物層４は、前記Ｐ＋型不純物
層２上に（Ｐ一層３に）前記ドレインとしてのＮ型不純
物層５と反対側において形成される。（第１図Φ）） しかる後、Ｎ型不純物層４側において前記Ｎ型不純物層
５と隣接する基板部にＮ一層６、つまシ、Ｎ型不純物層
５と同一導電型の低濃度の領域を形成する。（第１図（
Ｃ）） その後、Ｖ層６とＮ型不純物層４間の基板上にゲート絶
縁膜７を形成し、その上にはゲート電極８を形成する。
さらに、ソース・ドレインとしてのＮ型不純物層４，５
に接続してソース電極９、ドレイン電極１０’に形成す
る。（第１図（ｄ））このようにして製造されたＭＯＳ
ＦＥＴ においては、Ｎ一層６が、ドレインとしての
Ｎ型不純物層５とゲート電極８の間にあってピンチオフ
領域となるため、いわゆるオフセットゲート型の構造と
なっている。このため、高い耐圧特性を示す。
に接続してソース電極９、ドレイン電極１０’に形成す
る。（第１図（ｄ））このようにして製造されたＭＯＳ
ＦＥＴ においては、Ｎ一層６が、ドレインとしての
Ｎ型不純物層５とゲート電極８の間にあってピンチオフ
領域となるため、いわゆるオフセットゲート型の構造と
なっている。このため、高い耐圧特性を示す。
さらに、ゲート絶縁膜７の下にＰ＋型不純物層２がある
ため、ブレークダウン時、ゲート端で発生した正孔電流
は低抵抗のＰ＋型不純物層２を通ってソースとしてのＮ
型不純物層４に流れる。このため、ゲートバイアスの発
生が小さく、負性抵抗現象による耐圧降下は小さくなっ
ている。
ため、ブレークダウン時、ゲート端で発生した正孔電流
は低抵抗のＰ＋型不純物層２を通ってソースとしてのＮ
型不純物層４に流れる。このため、ゲートバイアスの発
生が小さく、負性抵抗現象による耐圧降下は小さくなっ
ている。
しかるに、上述した従来の方法では、ピンチオフ領域と
なるＮ一層６と、ブレークダウン時、ゲート端で発生し
た電流を流す低抵抗部であるＰ型不純物層２の２つを別
々に作らねば々らず、しかも、Ｐ＋型不純物層２の形成
に、Ｐ＋層の形成と、その一部をＰ”−４とする工程を
必要とし、工程が繁雑になる欠点があった。
なるＮ一層６と、ブレークダウン時、ゲート端で発生し
た電流を流す低抵抗部であるＰ型不純物層２の２つを別
々に作らねば々らず、しかも、Ｐ＋型不純物層２の形成
に、Ｐ＋層の形成と、その一部をＰ”−４とする工程を
必要とし、工程が繁雑になる欠点があった。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、工程簡単にして高耐圧のＭＯＳ ＦＥＴを製造できる
半導体装置の製造方法を提供することにある。
、工程簡単にして高耐圧のＭＯＳ ＦＥＴを製造できる
半導体装置の製造方法を提供することにある。
（発明の概要）
この発明の要点は、半導体基板表面上の絶縁膜に、ソー
ス・ドレインとしての一対の不純物層間において、さら
には前記一方の不純物層上に大きく延在して開口部を形
成し、その開口部を通して一導電型の不純物を基板部に
イオン注入し熱処理することにより、ピンチオフ領域と
、ブレークダウン時、ゲート端で発生した電流を流す低
抵抗部とを同時に形成することにある。
ス・ドレインとしての一対の不純物層間において、さら
には前記一方の不純物層上に大きく延在して開口部を形
成し、その開口部を通して一導電型の不純物を基板部に
イオン注入し熱処理することにより、ピンチオフ領域と
、ブレークダウン時、ゲート端で発生した電流を流す低
抵抗部とを同時に形成することにある。
（実施例）
以下この発明の一実施例を第２図を参照して説明する。
第２図（ａ）において、２１は（１００）結晶軸、２〜
５Ω・ｍのＰ型のシリコン基板（半導体基板）であシ、
まず、この基板２１上に酸化膜２２を形成する。次に、
その酸化膜２２にホトリソ工程で開口部２３．２４’ｅ
形成した後、その開口部２３゜２４を用いて拡散技術に
よシ、ソース・ドレインとしての一対のＮ型不純物層（
逆導電型不純物層）２５．２６を基板２１表面部に形成
する。（第２図（ａ）） しかる後、酸化処理を行って、前記開口部２３゜２４を
埋めるように酸化膜を成長させることによシ、前記基板
２１上の酸化膜をほぼ均一な厚さく ５０００〜１００
００Ｘ厚）の酸化膜（絶縁＠）２７とする。次いで、こ
の酸化膜２７にホトリソ工程で開口部２８を形成する。
５Ω・ｍのＰ型のシリコン基板（半導体基板）であシ、
まず、この基板２１上に酸化膜２２を形成する。次に、
その酸化膜２２にホトリソ工程で開口部２３．２４’ｅ
形成した後、その開口部２３゜２４を用いて拡散技術に
よシ、ソース・ドレインとしての一対のＮ型不純物層（
逆導電型不純物層）２５．２６を基板２１表面部に形成
する。（第２図（ａ）） しかる後、酸化処理を行って、前記開口部２３゜２４を
埋めるように酸化膜を成長させることによシ、前記基板
２１上の酸化膜をほぼ均一な厚さく ５０００〜１００
００Ｘ厚）の酸化膜（絶縁＠）２７とする。次いで、こ
の酸化膜２７にホトリソ工程で開口部２８を形成する。
この開口部２８は、前記一対のＮ型不純物層２５．２６
間のゲート領域において、さらにはドレインとしての一
方のＮ型不純物層２６上に大きく（１０〜１５μｍ長の
Ｎ型不純物層２６に対して２〜５μｍ位）延在して形成
される。その後、比較的低温、例えば８００℃で酸化処
理を行う。すると、前記開口部２８により露出したゲー
ト領域の基板部表面に３０ＯＡ厚程度のゲート部酸化膜
２９が形成される。同時に、同じく前記開口部２８によ
り露出したＮ型不純物層２６の表面部にドレイン開口部
酸化膜３０が形成されるが、Ｎ型不純物層２６は不純物
が高濃度に拡散されているため、ドレイン開口部酸化膜
３０は、低温酸化においては、５００〜８００λ厚の厚
い膜となる。（第２図伽）） その後、基板２１と同一導電型の不純物であるＰ型不純
物３１例えばボロンを、開口部２８より酸化膜２９．３
０’！＆通して基板２１中にイオン注入法で打込む。こ
の時、ゲート部酸化膜２９下の基板部に打込まれたＰ型
不純物３１は、ゲート部敵化膜２９が薄いため深い濃度
プロファイルを示す。一方、ドレイン開口部酸化膜３０
下のドレインとしてのＮ型不純物層２６中に打込まれた
Ｐ型不純物３１は、ドレイン開口部酸化膜３０が厚いた
め浅い濃度プロファイルを示す。勿論、この時の打込み
電圧および濃度は、５０〜１００ｖ程度の耐圧特性によ
り適当な値に設定される必要がある。（第２図（Ｃ）） 次に、９００℃、６０〜９０分程度の熱処理を０２豚囲
気中で行う。すると、前記打込まれたＰ型不純物３１が
活性化され、ソース・ドレインとしての一対のＮ型不純
物層２５．２６間の基板部にＰ＋型不純物層（高濃度不
純物層）３２が形成される。同時に、このＰ型不純物層
３２と隣接する前記ドレインとしてのＮ型不純物層２６
の一部が、その部分に打込まれたＰ型不純物３１により
Ｎ〜層（低濃度不純物層）３３となる。さらに、他部に
比較しでは薄い酸化膜２９．３０の部分の厚さが増して
全体がほぼ均一な厚さとなるように基板２１上に酸化膜
３４が形成される。しかる後、酸化膜３４に、Ｐ壓不純
物層３２上のゲート領域において開口部３５を形成し、
それにより露出したＰ＋型不純物層３２の表面部にゲー
ト絶縁膜３６を形成する。次いで、任意のスレッショル
ド電圧（例えば１．０〜１．５ Ｖ ）を得るため、Ｎ
型不純物３７例えばリンまたはヒ素などを前記ゲート絶
縁膜３６を介してＰ型不純物層３２の表面部に打込む。
間のゲート領域において、さらにはドレインとしての一
方のＮ型不純物層２６上に大きく（１０〜１５μｍ長の
Ｎ型不純物層２６に対して２〜５μｍ位）延在して形成
される。その後、比較的低温、例えば８００℃で酸化処
理を行う。すると、前記開口部２８により露出したゲー
ト領域の基板部表面に３０ＯＡ厚程度のゲート部酸化膜
２９が形成される。同時に、同じく前記開口部２８によ
り露出したＮ型不純物層２６の表面部にドレイン開口部
酸化膜３０が形成されるが、Ｎ型不純物層２６は不純物
が高濃度に拡散されているため、ドレイン開口部酸化膜
３０は、低温酸化においては、５００〜８００λ厚の厚
い膜となる。（第２図伽）） その後、基板２１と同一導電型の不純物であるＰ型不純
物３１例えばボロンを、開口部２８より酸化膜２９．３
０’！＆通して基板２１中にイオン注入法で打込む。こ
の時、ゲート部酸化膜２９下の基板部に打込まれたＰ型
不純物３１は、ゲート部敵化膜２９が薄いため深い濃度
プロファイルを示す。一方、ドレイン開口部酸化膜３０
下のドレインとしてのＮ型不純物層２６中に打込まれた
Ｐ型不純物３１は、ドレイン開口部酸化膜３０が厚いた
め浅い濃度プロファイルを示す。勿論、この時の打込み
電圧および濃度は、５０〜１００ｖ程度の耐圧特性によ
り適当な値に設定される必要がある。（第２図（Ｃ）） 次に、９００℃、６０〜９０分程度の熱処理を０２豚囲
気中で行う。すると、前記打込まれたＰ型不純物３１が
活性化され、ソース・ドレインとしての一対のＮ型不純
物層２５．２６間の基板部にＰ＋型不純物層（高濃度不
純物層）３２が形成される。同時に、このＰ型不純物層
３２と隣接する前記ドレインとしてのＮ型不純物層２６
の一部が、その部分に打込まれたＰ型不純物３１により
Ｎ〜層（低濃度不純物層）３３となる。さらに、他部に
比較しでは薄い酸化膜２９．３０の部分の厚さが増して
全体がほぼ均一な厚さとなるように基板２１上に酸化膜
３４が形成される。しかる後、酸化膜３４に、Ｐ壓不純
物層３２上のゲート領域において開口部３５を形成し、
それにより露出したＰ＋型不純物層３２の表面部にゲー
ト絶縁膜３６を形成する。次いで、任意のスレッショル
ド電圧（例えば１．０〜１．５ Ｖ ）を得るため、Ｎ
型不純物３７例えばリンまたはヒ素などを前記ゲート絶
縁膜３６を介してＰ型不純物層３２の表面部に打込む。
（第２図（ｄ））
そして、その打込み後、熱処理して前記Ｎ型不純物３７
を活性化させることによｐ、チャンネル用Ｐ−不純物層
３８をＰ＋型不純物層３２の表面部に得る。しかる後、
ソース争ドレインコンタクト孔を前記酸化膜３４に形成
した上でソース電極３９゜ドレイン電極４０、さらには
ゲート電極４１を形成する。（第２図（ｅ）） 以上で高耐圧ＭＯ８ＦＥＴ が完成する。なお、この例
はＮチャンネル高耐圧ＭＯＳ ＦＥＴ の場合であるが
、各部の導電型をすべて逆にして同様にしてＰチャンネ
ル高耐圧ＭＯＳ ＦＥＴ ’ｅ製造することができる。
を活性化させることによｐ、チャンネル用Ｐ−不純物層
３８をＰ＋型不純物層３２の表面部に得る。しかる後、
ソース争ドレインコンタクト孔を前記酸化膜３４に形成
した上でソース電極３９゜ドレイン電極４０、さらには
ゲート電極４１を形成する。（第２図（ｅ）） 以上で高耐圧ＭＯ８ＦＥＴ が完成する。なお、この例
はＮチャンネル高耐圧ＭＯＳ ＦＥＴ の場合であるが
、各部の導電型をすべて逆にして同様にしてＰチャンネ
ル高耐圧ＭＯＳ ＦＥＴ ’ｅ製造することができる。
（発明の効果）
以上の一実施例から明らかなように、この発明の方法で
は、半導体基板表面上の絶縁膜に、ソース・ドレインと
しての一対の不純物層間において、さらには前記一方の
不純物層上の一部に延在して開口部を形成した後、その
開口部を通して一導電型の不純物を基板部にイオン注入
し熱処理することによシ、ピンチオフ領域となる低濃度
不純物層と、ブレークダウン時、ドレインのゲート端で
発生した電流を流す低抵抗部としての高濃度不純物層と
を同時に形成することができる。したがって、高耐圧の
ＭＯＳ ＦＥＴ ’を比較的簡単にして製造できる。
は、半導体基板表面上の絶縁膜に、ソース・ドレインと
しての一対の不純物層間において、さらには前記一方の
不純物層上の一部に延在して開口部を形成した後、その
開口部を通して一導電型の不純物を基板部にイオン注入
し熱処理することによシ、ピンチオフ領域となる低濃度
不純物層と、ブレークダウン時、ドレインのゲート端で
発生した電流を流す低抵抗部としての高濃度不純物層と
を同時に形成することができる。したがって、高耐圧の
ＭＯＳ ＦＥＴ ’を比較的簡単にして製造できる。
第１図は従来の高耐圧ＭＯ８ＦＥＴ の製造方法を示す
断面図、第２図はこの発明の半導体装置の製造方法の一
実施例１を示す断面図である。 ２１・・・シリコン基板、２５．２６・・・Ｎ型不純物
層、２７・・・酸化膜、２８・・・開口部、３１・・・
Ｐ型不純物、３２・・・Ｐ＋型不純物層、３３・・・ｒ
層。 特許出願人 沖電気工業株式会社
断面図、第２図はこの発明の半導体装置の製造方法の一
実施例１を示す断面図である。 ２１・・・シリコン基板、２５．２６・・・Ｎ型不純物
層、２７・・・酸化膜、２８・・・開口部、３１・・・
Ｐ型不純物、３２・・・Ｐ＋型不純物層、３３・・・ｒ
層。 特許出願人 沖電気工業株式会社
Claims (1)
- 一導電型半導体基板の表面部にソース・ドレインとして
の一対の逆導電型不純物層を形成する工程と、その後、
前記半導体基板表面上の絶縁膜に前記一対の不純物層間
において、さらには前記一方の不純物層上の一部に延在
して開口部を形成する工程と、その開口部を介して一導
電型の不純物を基板部にイオン注入した後、熱処理する
ことにより、前記一対の逆導電型不純物層間の基板部に
一導電型の高濃度不純物層を形成すると同時に、この高
濃度不純物層と隣接する前記一方の逆導電型不純物層の
一部分を逆導電型の低濃度不純物層とする工程とを具備
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034354A JPS60180167A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034354A JPS60180167A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180167A true JPS60180167A (ja) | 1985-09-13 |
Family
ID=12411811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59034354A Pending JPS60180167A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180167A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060033A (en) * | 1988-08-18 | 1991-10-22 | Seiko Epson Corporation | Semiconductor device and method of producing semiconductor device |
-
1984
- 1984-02-27 JP JP59034354A patent/JPS60180167A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060033A (en) * | 1988-08-18 | 1991-10-22 | Seiko Epson Corporation | Semiconductor device and method of producing semiconductor device |
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