JPH02100366A - 絶縁ゲート型トランジスタ - Google Patents
絶縁ゲート型トランジスタInfo
- Publication number
- JPH02100366A JPH02100366A JP63253104A JP25310488A JPH02100366A JP H02100366 A JPH02100366 A JP H02100366A JP 63253104 A JP63253104 A JP 63253104A JP 25310488 A JP25310488 A JP 25310488A JP H02100366 A JPH02100366 A JP H02100366A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- conductivity type
- impurity concentration
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、電力用スイッチング素子として用いられる絶
縁ゲート型トランジスタに関する。
縁ゲート型トランジスタに関する。
近年、電力用スイッチング素子として絶縁ゲート型トラ
ンジスタ（ＩＧＢＴ）が一般に使われ始めているが、こ
れは縦型ＭＯ３ＦＥＴのドレイン領域のドレイン電極側
に高不純物濃度の逆導電型領域を直列に隣接させたもの
である。すなわち、Ｎチャネルの絶縁ゲート型トランジ
スタは、第３図に示す如く、Ｐ″基板１（第１領域）−
ヒに低抵抗のＮ＋層２（第２領域）を形成し、この」二
に高抵抗のＮ−層３（第３領域）を設け、このＮ−層３
の表面部に選択的にＰ＋層４（第４領域）を形成し、更
にこのＰ＋層４の表面部に選択的にＮ°層５（第５領域
）を形成し、Ｐ＋層４の表面部でＮ−層３とＮ゛層５で
挟まれる表面領域をチャネル領域Ｃとし、このチャネル
領域Ｃの上にゲート絶縁膜６を介してゲート電極７を設
けると共に、Ｐ′層４及びＮ゛層５接触するソース電極
８と Ｐ°基板１に接続するドレイン電極９を設けたも
のである。なお、１０は絶縁膜である。この素子は、ソ
ース電極８を接地し、ゲート電極７とドレイン電極９に
正の電圧を与えると、ＭＯＳＦＥＴがオンして Ｎ−層
３に電子が流れ込む。これに対応してＰ＋基板１からＮ
−層３に正孔が注入し、Ｎ−層３では導電変調が起こり
、この領域の抵抗を低くする。このスイッチング素子は
オン抵抗が小さくなるが、一方、スイッチング時間が長
くなるという欠点がある。
ンジスタ（ＩＧＢＴ）が一般に使われ始めているが、こ
れは縦型ＭＯ３ＦＥＴのドレイン領域のドレイン電極側
に高不純物濃度の逆導電型領域を直列に隣接させたもの
である。すなわち、Ｎチャネルの絶縁ゲート型トランジ
スタは、第３図に示す如く、Ｐ″基板１（第１領域）−
ヒに低抵抗のＮ＋層２（第２領域）を形成し、この」二
に高抵抗のＮ−層３（第３領域）を設け、このＮ−層３
の表面部に選択的にＰ＋層４（第４領域）を形成し、更
にこのＰ＋層４の表面部に選択的にＮ°層５（第５領域
）を形成し、Ｐ＋層４の表面部でＮ−層３とＮ゛層５で
挟まれる表面領域をチャネル領域Ｃとし、このチャネル
領域Ｃの上にゲート絶縁膜６を介してゲート電極７を設
けると共に、Ｐ′層４及びＮ゛層５接触するソース電極
８と Ｐ°基板１に接続するドレイン電極９を設けたも
のである。なお、１０は絶縁膜である。この素子は、ソ
ース電極８を接地し、ゲート電極７とドレイン電極９に
正の電圧を与えると、ＭＯＳＦＥＴがオンして Ｎ−層
３に電子が流れ込む。これに対応してＰ＋基板１からＮ
−層３に正孔が注入し、Ｎ−層３では導電変調が起こり
、この領域の抵抗を低くする。このスイッチング素子は
オン抵抗が小さくなるが、一方、スイッチング時間が長
くなるという欠点がある。
この欠点を解決するものとして、電子と正孔の再結合率
を高める目的で、素子に電子線を照射する方法や金を拡
散する方法がある。
を高める目的で、素子に電子線を照射する方法や金を拡
散する方法がある。
しかしながら、従来の絶縁ゲート型トランジスタに金を
拡散してスイッチング時間を短縮する技術にあっては、
活性化した金原子の濃度が素子表面（Ｎ−層３表面部）
で高くなることから、チャネル近傍のＮ−層３に不都
合な高抵抗領域が形成され、はなはだしい場合にはＰ型
に反転してしまう。
拡散してスイッチング時間を短縮する技術にあっては、
活性化した金原子の濃度が素子表面（Ｎ−層３表面部）
で高くなることから、チャネル近傍のＮ−層３に不都
合な高抵抗領域が形成され、はなはだしい場合にはＰ型
に反転してしまう。
かかる場合、ゲート電極７に正の電圧を加えてＭＯＳＦ
ＥＴがオンしても、第４図に示す如く、オン抵抗が極め
て高くなってしまう。この後ひとたびＮ−層３で十分な
導電変調が起これば、Ｎ−層は多数の電子と正孔で満た
されるので、第４図に示す如く、オン抵抗は低くなる。
ＥＴがオンしても、第４図に示す如く、オン抵抗が極め
て高くなってしまう。この後ひとたびＮ−層３で十分な
導電変調が起これば、Ｎ−層は多数の電子と正孔で満た
されるので、第４図に示す如く、オン抵抗は低くなる。
本発明は、上記問題点を解決するものであり、その目的
は金原子が拡散されていても、微少な電流のときにオン
抵抗が高くならない構造を有する絶縁ゲート型トランジ
スタを提供することにある。
は金原子が拡散されていても、微少な電流のときにオン
抵抗が高くならない構造を有する絶縁ゲート型トランジ
スタを提供することにある。
上記目的を達成するため、本発明に係る絶縁ゲート型ト
ランジスタの構成は、ドレイン電極に接続し、高不純物
濃度で第１導電型の第１領域と、この上に設けられた高
不純物濃度で第２導電型の第２領域と、この上に設けら
れた低不純物濃度で第２導電型の第３領域と、この表面
部に選択的に形成された第１導電型の第４領域と、ソー
ス電極に接続し、第４領域の表面部にて選択的に形成さ
れた高不純物濃度で第２導電型の第５領域と、第４領域
の表面部にて第５領域と第３領域とに挟まれた部分をチ
ャネル領域とし、この上にゲート絶縁膜を介して形成さ
れたゲート電極とを有する絶縁ゲート型トランジスタで
あって、金原子を拡散しても第３領域の表面近傍の抵抗
が高くなったり、電導型の反転が起こらないように、第
３領域の表面部で第４領域の非形成領域において周囲の
不純物濃度に比して高不純物濃度で第２導電型の第６領
域を形成してなるものである。
ランジスタの構成は、ドレイン電極に接続し、高不純物
濃度で第１導電型の第１領域と、この上に設けられた高
不純物濃度で第２導電型の第２領域と、この上に設けら
れた低不純物濃度で第２導電型の第３領域と、この表面
部に選択的に形成された第１導電型の第４領域と、ソー
ス電極に接続し、第４領域の表面部にて選択的に形成さ
れた高不純物濃度で第２導電型の第５領域と、第４領域
の表面部にて第５領域と第３領域とに挟まれた部分をチ
ャネル領域とし、この上にゲート絶縁膜を介して形成さ
れたゲート電極とを有する絶縁ゲート型トランジスタで
あって、金原子を拡散しても第３領域の表面近傍の抵抗
が高くなったり、電導型の反転が起こらないように、第
３領域の表面部で第４領域の非形成領域において周囲の
不純物濃度に比して高不純物濃度で第２導電型の第６領
域を形成してなるものである。
かかる構成によれば、ＭＯＳＦＥＴのチャネル領域を通
って第３領域に注入された電子は、高電導度の第６領域
を通過するので、微少電流においてもオン抵抗が高くな
ることはない。
って第３領域に注入された電子は、高電導度の第６領域
を通過するので、微少電流においてもオン抵抗が高くな
ることはない。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は、本発明に係る絶縁ゲート型トランジスタの一
実施例を示す縦断面図である。このトランジスタは、ま
ずＰ＋基板１の表面にＮ＋層２゜Ｎ−層３を形成した後
、後にＮｔ敗層１１を形成するためのイオン注入を選択
的に行う。次に、ゲート絶縁膜６を形成した後、この上
にゲート電極７を設ける。次に、ゲート電極７をマスク
として後にＰ＋′層４を形成するためのイオン注入を行
う。
実施例を示す縦断面図である。このトランジスタは、ま
ずＰ＋基板１の表面にＮ＋層２゜Ｎ−層３を形成した後
、後にＮｔ敗層１１を形成するためのイオン注入を選択
的に行う。次に、ゲート絶縁膜６を形成した後、この上
にゲート電極７を設ける。次に、ゲート電極７をマスク
として後にＰ＋′層４を形成するためのイオン注入を行
う。
しかる後、Ｎ拡散層１１とＰ＋層４を同時に熱拡散によ
り形成した後、同じくゲート電極７をマスクとしてＮ＋
層５をイオン注入法及び熱拡散法により形成し、最後に
、絶縁膜ｌＯを形成してから、ソース電極８とドレイン
電極９を設ける。
り形成した後、同じくゲート電極７をマスクとしてＮ＋
層５をイオン注入法及び熱拡散法により形成し、最後に
、絶縁膜ｌＯを形成してから、ソース電極８とドレイン
電極９を設ける。
このようなプロセスによって実施例トランジスタが製造
されるが、第６領域たるＮ拡散層１１が第３領域たるＮ
−層３の表面部で第４領域たるＰ中層４以外の部分に形
成されており、Ｎｔ敗層１１はチャネル領域Ｃ近傍に位
置し、実質的に周囲のＮ層３に比して不純物濃度が高く
、高導電度を有する。したがって、チャネル領域５を介
してＮ−層３に注入される電子はこの低抵抗のＮ拡散層
１１を通ることができるので、第２図に示す如く、微少
電流におけるオン抵抗増大が抑制される。
されるが、第６領域たるＮ拡散層１１が第３領域たるＮ
−層３の表面部で第４領域たるＰ中層４以外の部分に形
成されており、Ｎｔ敗層１１はチャネル領域Ｃ近傍に位
置し、実質的に周囲のＮ層３に比して不純物濃度が高く
、高導電度を有する。したがって、チャネル領域５を介
してＮ−層３に注入される電子はこの低抵抗のＮ拡散層
１１を通ることができるので、第２図に示す如く、微少
電流におけるオン抵抗増大が抑制される。
なお、上記実施例はＮチャネル型の場合であるが、すべ
ての導電型を逆にすることによりＰチャネルの絶縁ゲー
ト型トランジスタを得ることができる。
ての導電型を逆にすることによりＰチャネルの絶縁ゲー
ト型トランジスタを得ることができる。
以上説明したように、本発明に係る絶縁ゲート型トラン
ジスタは、第３領域の表面部で第４領域の非形成領域に
おいて第６領域を選択的に形成し、この第６領域は周囲
の不純物濃度に比して高い濃度の第２導電型であること
から、この第６領域は電流通過領域としての機能を発揮
し、チャネル領域を通った電子はこの第６領域を介して
流れるので、スイッチング時間の短縮を図る目的で金原
子を拡散した場合であっても、その金拡散による抵抗上
昇を抑制できる。
ジスタは、第３領域の表面部で第４領域の非形成領域に
おいて第６領域を選択的に形成し、この第６領域は周囲
の不純物濃度に比して高い濃度の第２導電型であること
から、この第６領域は電流通過領域としての機能を発揮
し、チャネル領域を通った電子はこの第６領域を介して
流れるので、スイッチング時間の短縮を図る目的で金原
子を拡散した場合であっても、その金拡散による抵抗上
昇を抑制できる。
第１図は、本発明に係る絶縁ゲート型トランジスタの一
実施例を示す縦断面図である。 第２図は、同実施例の出力特性を示すグラフ図である。 第３図は、従来の絶縁ゲート型トランジスタの一例を示
す縦断面図である。 第４図は、同従来例の出力特性を示すグラフ図である。 ＩＰ＋基板、２−Ｎ＋層、３Ｎ−層、４Ｆ）１層、５“
Ｎ“層、 ６゛ゲート絶縁膜、７゛ゲート電極、８゛ソ
ース電極、９ ドレイン電極、１０絶縁膜、１１ 第
６領域としてのＮ拡散層、Ｃチャネル領域。 し 第 １ 図 第 ３ 図 ＾ 第 ２ 図 第４図
実施例を示す縦断面図である。 第２図は、同実施例の出力特性を示すグラフ図である。 第３図は、従来の絶縁ゲート型トランジスタの一例を示
す縦断面図である。 第４図は、同従来例の出力特性を示すグラフ図である。 ＩＰ＋基板、２−Ｎ＋層、３Ｎ−層、４Ｆ）１層、５“
Ｎ“層、 ６゛ゲート絶縁膜、７゛ゲート電極、８゛ソ
ース電極、９ ドレイン電極、１０絶縁膜、１１ 第
６領域としてのＮ拡散層、Ｃチャネル領域。 し 第 １ 図 第 ３ 図 ＾ 第 ２ 図 第４図
Claims (1)
- １）ドレイン電極に接続し、高不純物濃度で第１導電型
の第１領域と、この上に設けられた高不純物濃度で第２
導電型の第２領域と、この上に設けられた低不純物濃度
で第２導電型の第３領域と、この表面部に選択的に形成
された第１導電型の第４領域と、ソース電極に接続し、
第４領域の表面部にて選択的に形成された高不純物濃度
で第２導電型の第５領域と、第４領域の表面部にて第５
領域と第３領域とに挟まれた部分をチャネル領域とし、
この上にゲート絶縁膜を介して形成されたゲート電極と
、第３領域の表面部で第４領域の非形成領域において選
択的に形成されており、周囲の不純物濃度に比して高不
純物濃度で第２導電型の第６領域とを有することを特徴
とする絶縁ゲート型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253104A JPH02100366A (ja) | 1988-10-07 | 1988-10-07 | 絶縁ゲート型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253104A JPH02100366A (ja) | 1988-10-07 | 1988-10-07 | 絶縁ゲート型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100366A true JPH02100366A (ja) | 1990-04-12 |
Family
ID=17246549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253104A Pending JPH02100366A (ja) | 1988-10-07 | 1988-10-07 | 絶縁ゲート型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100366A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218173A (ja) * | 1982-05-10 | 1983-12-19 | ゼネラル・エレクトリツク・カンパニイ | 二方向性の電力用高速ｍｏｓｆｅｔ素子 |
| JPS6276671A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS6321875A (ja) * | 1986-07-16 | 1988-01-29 | Matsushita Electronics Corp | 半導体装置 |
-
1988
- 1988-10-07 JP JP63253104A patent/JPH02100366A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218173A (ja) * | 1982-05-10 | 1983-12-19 | ゼネラル・エレクトリツク・カンパニイ | 二方向性の電力用高速ｍｏｓｆｅｔ素子 |
| JPS6276671A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS6321875A (ja) * | 1986-07-16 | 1988-01-29 | Matsushita Electronics Corp | 半導体装置 |
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