JPS6321875A - 半導体装置 - Google Patents

半導体装置

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JPS6321875A
JPS6321875A JP61166969A JP16696986A JPS6321875A JP S6321875 A JPS6321875 A JP S6321875A JP 61166969 A JP61166969 A JP 61166969A JP 16696986 A JP16696986 A JP 16696986A JP S6321875 A JPS6321875 A JP S6321875A
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JP
Japan
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region
type
substrate
implanted
resistance
Prior art date
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Pending
Application number
JP61166969A
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English (en)
Inventor
Shingo Hashizume
真吾 橋詰
Shotaro Umebachi
梅鉢　昭太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP61166969A priority Critical patent/JPS6321875A/ja
Publication of JPS6321875A publication Critical patent/JPS6321875A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、半導体装置、詳しくは、縦型ＭＯ３電界効
果トランジスタ（以下、ＤＭＯ３ＦＥＴと略す）に関す
る。
従来の技術 近年、スイッチング回路もしくは、リレー回路では、高
速スイッチングや低消費電力化のため、Ｄ　Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔが利用されている。
第２図は、従来のＤＭＯ３ＦＥＴを示すものである。１
はソースのアルミニウム電極、２は多結晶シリコン・ゲ
ート電極、３はソース高Ｎ型不純物領域、４はゲート酸
化膜（ＳｉＣｈ）、５はドレイン基板、６はＰ型窩不純
物領域、７はＰ型不純物チャネル領域であり、チャネル
領域７とソース領域３とは、アルミニウム電極１によっ
て接続されている。
発明が解決しようとする問題点 上記の従来の構成では、ＤＭＯ３ＦＥＴ動作時の電流通
路が、チャネル領域の端より扇状に拡がるため、ＭＯＳ
ＦＥＴの特性であるオン抵抗の低減には限界が生ずると
いう欠点を有していた。
本発明の目的は、上記従来の問題点を解決するものでオ
ン抵抗を低減したＤ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔを提供する
ことにある。
問題点を解決するための手段 この目的を達成するために本発明のＤＭＯ３ＦＥＴは、
ゲート電極が延在する基板側の領域に、同半導体基板と
同導電型の高濃度不純物領域を有しているものである。
作用 この発明によって、ＤＭＯ８ＦＥＴ動作時の電流通路の
抵抗、すなわち、基板の表面部分をドレイン領域とする
このＤＭＯ３ＦＥＴでは、同ドレイン領域の抵抗が小さ
くなり、したがって、オン抵抗が低減できる。
実施例 第１図は、本発明実施例のＤＭＯ８ＦＥＴの要部断面図
である。このＤＭＯ８ＦＥＴで、符号１〜７で表わした
各部の構成は第２図示の従来例の場合と同じであり、こ
れらに加えて、Ｎ型のドレイン基板５の表面部分に、同
導電型の高濃度領域８を設けている。この高濃度領域８
は、ドレイン領域の抵抗を減じ、チャネル領域からの電
流がＮ型ドレイン基板５に均一に流入しやすくなり、し
たがって、スイッチング動作のオン抵抗の低減に寄与す
る。
第２図ａ−ｄは本発明実施例のＤＭＯ８ＦＥＴの製造工
程を示す工程順断面図である。まず、同図ａのように、
Ｎ型基板５にＰ型不純物領域６の準（ｌｉ領領域形成し
、その後、熱酸化法によりゲート酸化膜４を形成し、レ
ジスト９をマスクとしてリンイオン注入を１　、ＯＸ　
１０”ｃｍ−２，７０ｋｅｙの条件で施して、Ｎ型の高
不純物領域８の準備領域を形成する。次に、同図すのよ
うに、多結晶シリコン２を、ＣＶＤ法により、５０００
Ａ蒸着する。ついで、同図Ｃのように、プラズマエツチ
ングにより、多結晶シリコン２をゲート電極パターンに
形成したのち、ボロンイオン注入を２．○Ｘ　１０１３
ｃｍ　”。
７０ｋｅｖの条件で施し、さらに、１１５０’Ｃ，２時
間の熱拡散処理を行い、Ｐ型のチャネル領域７を形成す
る。その後、同図ｄのように、レジストパターン９およ
び多結晶シリコン２をマスクに、リンイオン注入を５．
ＯＸ　Ｉ　Ｑ１５ｃｍ　”、　１００ｋｅｖの条件で施
して、Ｎ型ソース領域３を形成する。
そして、最終的には、ＣＶＤ法によりＳ　ｉ　Ｏ２によ
る保護膜１・０を６０００Ａ蒸着し、これに選択的に窓
開けし、このコンタクト窓部にソース電極１を形成した
ものが第１図示の構造である。
以上のように本実施例によれば、Ｎ型基板表面のドレイ
ン部に同基板と同導電型の高不純物領域８を設けること
により、オン抵抗を従来のより５％〜２０％低減するこ
とができた。
発明の効果 本発明によれば、基板の表面部分に同導電型高濃度領域
を形成した構造にすることで、ＤＭＯ３ＦＥＴの動作時
オン抵抗を低減し、高速動作性を改善することができる
。
【図面の簡単な説明】
第１図は本発明実施例のＤＭＯ８ＦＥＴの要部断面図、
第２図ａ−ｄは同実施例を製造する工程順断面図、第３
図は従来例装置の断面図である。 １・・・・・・ソース電極、２・・・・・・多結晶シリ
コン（ゲート電極）、３・・・・・・ソース領域、４・
・・・・・ゲート酸化膜、５・・・・・・ドレイン基板
、６・・・・・・Ｐ型不純物領域、７・・・・・・チャ
ネル領域、８・・・・・・高濃度領域、９・・・・・・
レジストパターン。 代理人の氏名　弁理士　中尾敏男　ほか１名１−−−ソ
ース・町ぶ少 ｌ←−一ケ゛−）ｒ１日−うζンシー〔５−ｋｔ佳（株 Ｇ−−−ｐｉ干糺初碩Ｘ＜ ７−−−；ｙ午ル１域 δ−山鼻本・ δ　　７ 第２図 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）縦型ＭＯＳ電界効果トランジスタのドレイン領域
    となる半導体基板の表面部に、同基板と同導電型の高濃
    度領域をそなえた半導体装置。
  2. （２）高濃度領域が半導体基板の不純物濃度の２〜５０
    倍の濃度の特許請求の範囲第（１）項記載の半導体装置
    。
JP61166969A 1986-07-16 1986-07-16 半導体装置 Pending JPS6321875A (ja)

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JP61166969A JPS6321875A (ja) 1986-07-16 1986-07-16 半導体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01291469A (ja) * 1988-05-19 1989-11-24 Sanyo Electric Co Ltd パワーｍｏｓｆｅｔの製造方法
JPH02100366A (ja) * 1988-10-07 1990-04-12 Fuji Electric Co Ltd 絶縁ゲート型トランジスタ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57103361A (en) * 1980-10-29 1982-06-26 Siemens Ag Mis controlled semiconductor element

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