JPH021008A - リセット信号発生装置 - Google Patents
リセット信号発生装置Info
- Publication number
- JPH021008A JPH021008A JP63048994A JP4899488A JPH021008A JP H021008 A JPH021008 A JP H021008A JP 63048994 A JP63048994 A JP 63048994A JP 4899488 A JP4899488 A JP 4899488A JP H021008 A JPH021008 A JP H021008A
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- JP
- Japan
- Prior art keywords
- signal
- pulse width
- reset
- circuit
- reset signal
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 1
- 239000004577 thatch Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリセット信号発生装置に関する。
従来、論理回路で構成された装置をリセットするリセッ
ト方式は、他の信号とは別にリセット専用の独立した回
線の信号線を用いて装置をリセットしている。
ト方式は、他の信号とは別にリセット専用の独立した回
線の信号線を用いて装置をリセットしている。
上述した従来のリセット方式は、独立したリセット信号
線を用いるようになっているので、端子数が決められた
数種類のケースの中からｉｈ択して適合するケースを決
めるカスタムＬＳＩなどでは、１本のリセット信号の為
に端子の多い実装的にひと回り大きなケースを使わなけ
ればならないという場合が生じたり、ケーブルで接続さ
れた論理装置などでは、コネクタがＬＳＩのケースと同
様な端子数の制限を受けて、不必要に芯数の多いケーブ
ルを使わなければならなくなるなど、どちらの場合も装
置を大きくし、コストも高くなるという欠点がある。
線を用いるようになっているので、端子数が決められた
数種類のケースの中からｉｈ択して適合するケースを決
めるカスタムＬＳＩなどでは、１本のリセット信号の為
に端子の多い実装的にひと回り大きなケースを使わなけ
ればならないという場合が生じたり、ケーブルで接続さ
れた論理装置などでは、コネクタがＬＳＩのケースと同
様な端子数の制限を受けて、不必要に芯数の多いケーブ
ルを使わなければならなくなるなど、どちらの場合も装
置を大きくし、コストも高くなるという欠点がある。
本発明のリセット信号発生装置は、予め定められた特定
の周期のクロック信号と同期信号とを入力としてこの同
期信号のパルス幅を前記クロック信号でカウントするこ
とで前記パルス幅の時間を監視して予め定めた特定時間
より長いパルス幅を検出した時に特定パルス幅超過検出
信号を出力するパルス幅監視回路と、前記特定パルス幅
超過検出信号を受けてリセット信号を発生するリセット
信号発生回路とを有している。
の周期のクロック信号と同期信号とを入力としてこの同
期信号のパルス幅を前記クロック信号でカウントするこ
とで前記パルス幅の時間を監視して予め定めた特定時間
より長いパルス幅を検出した時に特定パルス幅超過検出
信号を出力するパルス幅監視回路と、前記特定パルス幅
超過検出信号を受けてリセット信号を発生するリセット
信号発生回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示す回路図、第３図（ａ）
、（ｂ）はそれぞれ第２図に示す第２の実施例の中の入
出力信号の波形の一例を示す波形図である。
図は本発明の第２の実施例を示す回路図、第３図（ａ）
、（ｂ）はそれぞれ第２図に示す第２の実施例の中の入
出力信号の波形の一例を示す波形図である。
まず、第１の実施例について説明する。
第１図において、木簡１の実施例のリセット信号発生装
置は入力端子１から同期信号Ｓｌ、入力端子Ｓ２からク
ロック信号Ｓ２を受信してこれら両信号を他装置（図示
省略）へ供給するとともに、パルス幅監視回路１０に入
力させて同期信号Ｓ１のパル幅を監視させ、予め設定し
た一定時間以上のパルス幅を検出した時に特定パルス幅
超過検出信号Ｓ３を発生させてリセット信号発生回路２
０１＼送出し、リセット信号発生回路２０では特定パル
ス幅超過検出信号Ｓ３を受信するとリセット信号Ｓ４を
発生して前記他装置へ送出するように構成されている。
置は入力端子１から同期信号Ｓｌ、入力端子Ｓ２からク
ロック信号Ｓ２を受信してこれら両信号を他装置（図示
省略）へ供給するとともに、パルス幅監視回路１０に入
力させて同期信号Ｓ１のパル幅を監視させ、予め設定し
た一定時間以上のパルス幅を検出した時に特定パルス幅
超過検出信号Ｓ３を発生させてリセット信号発生回路２
０１＼送出し、リセット信号発生回路２０では特定パル
ス幅超過検出信号Ｓ３を受信するとリセット信号Ｓ４を
発生して前記他装置へ送出するように構成されている。
ｂ′Ｃっで、同期信号Ｓ１のパルス幅をパルス幅監視回
路１０が予め設定した一定時間以下のパルス幅であると
判断すると前記他装置ヘリセット信号Ｓ４を送出しない
ので前記他装置は通常の動作を行う。
路１０が予め設定した一定時間以下のパルス幅であると
判断すると前記他装置ヘリセット信号Ｓ４を送出しない
ので前記他装置は通常の動作を行う。
次に第２の実施例について説明する。
第２図において、木簡２の実施例は第１図に示す第１の
実施例の中のパルス幅監視回路１０及びリセット信号発
生回路２０の代りにカウンタ１１及びフリップフロップ
２１．ＮＡＮＤゲート回路２２を使用したものである。
実施例の中のパルス幅監視回路１０及びリセット信号発
生回路２０の代りにカウンタ１１及びフリップフロップ
２１．ＮＡＮＤゲート回路２２を使用したものである。
次に、木簡２の実施例の動作を第２図、第３図（ａ＞、
（ｂ）を用いて説明する。
（ｂ）を用いて説明する。
第２図及び第３図（ｂ）においてカウンタ１１は同期信
号Ｓ１が低レベル時にリセット状態となり高レベル時は
リセットが解除されクロック信号Ｓ２の立ち上がりが４
回入力されると、カウンタ１１の出力Ｑ２の出力レベル
は低レベルから高レベルに変化して、特定パルス幅超過
検出信号Ｓ３ａを出力する。
号Ｓ１が低レベル時にリセット状態となり高レベル時は
リセットが解除されクロック信号Ｓ２の立ち上がりが４
回入力されると、カウンタ１１の出力Ｑ２の出力レベル
は低レベルから高レベルに変化して、特定パルス幅超過
検出信号Ｓ３ａを出力する。
しかし、カウンタ１１は第３図（、ａ）に示すようなパ
ルス幅の同期信号ＳＬが入力された時には、カウンタ１
１の出力Ｑ２は変化しない。
ルス幅の同期信号ＳＬが入力された時には、カウンタ１
１の出力Ｑ２は変化しない。
第３図（ｂ）に示すように、同期信号Ｓ１をクロック信
号Ｓ２の４２０ツク以上カウン１へした時のカウンタ１
１の動作は、同期信号Ｓ１が高レベルとなり、この間カ
ウンタ１１はリセッ１へが解除され、クロック信号Ｓ２
の４回目の立ち上りで出力Ｑ２は低レベルから高レベル
へ変化し特定パルス幅超過検出信号Ｓ３ｍを送出する。
号Ｓ２の４２０ツク以上カウン１へした時のカウンタ１
１の動作は、同期信号Ｓ１が高レベルとなり、この間カ
ウンタ１１はリセッ１へが解除され、クロック信号Ｓ２
の４回目の立ち上りで出力Ｑ２は低レベルから高レベル
へ変化し特定パルス幅超過検出信号Ｓ３ｍを送出する。
次にフリップフロップ２１は特定パルス幅超過検出信号
Ｓ３８とクロック信号Ｓ２の立ち下りとの論理積でセッ
トされ、さらに、レベルが反転された算−の信号ｓｐが
２人力のＮＡＮＤゲート回路２２の一方の入力に対し出
力する。
Ｓ３８とクロック信号Ｓ２の立ち下りとの論理積でセッ
トされ、さらに、レベルが反転された算−の信号ｓｐが
２人力のＮＡＮＤゲート回路２２の一方の入力に対し出
力する。
２人力のＮＡＮＤゲート回路２２の他方の入力には特定
パルス幅超過検出信号３３ａが入力されていて、第３図
（ｂ）で示す様に２人力の両信号８３ａ、Ｓｐが高レベ
ルの時低レベルが出力されてリセット信号Ｓ４ａが出力
される。
パルス幅超過検出信号３３ａが入力されていて、第３図
（ｂ）で示す様に２人力の両信号８３ａ、Ｓｐが高レベ
ルの時低レベルが出力されてリセット信号Ｓ４ａが出力
される。
以上説明したように本発明は、予め規定された特定周期
のクロック信号と周期信号との２信号線を用い、同期信
号のパルス・幅が予め定めた幅より広いことを検出する
とリセット信号を発生することにより、従来のようにリ
セット用の独立した信号を入力することなくリセットを
可能にさせるので、リセット専用の信号線のための端子
を無くして、例えば、ＬＳＩのケースも小さくすること
ができ、使用するケーブルの芯線数も少なくすることが
てき、装置全体を小さくしてコストを安くすることがで
きる効果がある。
のクロック信号と周期信号との２信号線を用い、同期信
号のパルス・幅が予め定めた幅より広いことを検出する
とリセット信号を発生することにより、従来のようにリ
セット用の独立した信号を入力することなくリセットを
可能にさせるので、リセット専用の信号線のための端子
を無くして、例えば、ＬＳＩのケースも小さくすること
ができ、使用するケーブルの芯線数も少なくすることが
てき、装置全体を小さくしてコストを安くすることがで
きる効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示す回路図、第３図（ａ）
、（ｂ）はそれぞれ第２図に示す第２の実施例の中の入
出力信号の波形の一例を示す波形図である。 １．２・・・入力端子、１０・・・パルス幅監視回路、
２０・・・リセット信号発生回路、１１・・・カウンタ
、２１・・・フリップフロップ、２２・・・ＮＡＮＤゲ
ー１−回路、Ｓｌ・・・同期信号、Ｓ２・・・クロック
信号、Ｓ３．Ｓ、、・・・特定パルス幅超過検出信号、
Ｓ４゜３４ａ・・・リセット信号、ＳＦ・・・出力Ｑの
信号。 茅
図は本発明の第２の実施例を示す回路図、第３図（ａ）
、（ｂ）はそれぞれ第２図に示す第２の実施例の中の入
出力信号の波形の一例を示す波形図である。 １．２・・・入力端子、１０・・・パルス幅監視回路、
２０・・・リセット信号発生回路、１１・・・カウンタ
、２１・・・フリップフロップ、２２・・・ＮＡＮＤゲ
ー１−回路、Ｓｌ・・・同期信号、Ｓ２・・・クロック
信号、Ｓ３．Ｓ、、・・・特定パルス幅超過検出信号、
Ｓ４゜３４ａ・・・リセット信号、ＳＦ・・・出力Ｑの
信号。 茅
Claims (1)
- 予め定められた特定の周期のクロック信号と同期信号と
を入力としてこの同期信号のパルス幅を前記クロック信
号でカウントすることで前記パルス幅の時間を監視して
予め定めた特定時間より長いパルス幅を検出した時に特
定パルス幅超過検出信号を出力するパルス幅監視回路と
、前記特定パルス幅超過検出信号を受けてリセット信号
を発生するリセット信号発生回路とを有することを特徴
とするリセット信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048994A JPH021008A (ja) | 1988-03-01 | 1988-03-01 | リセット信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048994A JPH021008A (ja) | 1988-03-01 | 1988-03-01 | リセット信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021008A true JPH021008A (ja) | 1990-01-05 |
Family
ID=12818767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048994A Pending JPH021008A (ja) | 1988-03-01 | 1988-03-01 | リセット信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021008A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024198645A1 (zh) * | 2023-03-31 | 2024-10-03 | 深圳市中兴微电子技术有限公司 | 一种在数据链路中提供时钟信号的方法及装置 |
-
1988
- 1988-03-01 JP JP63048994A patent/JPH021008A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024198645A1 (zh) * | 2023-03-31 | 2024-10-03 | 深圳市中兴微电子技术有限公司 | 一种在数据链路中提供时钟信号的方法及装置 |
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