JPH02101774A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02101774A JPH02101774A JP25527488A JP25527488A JPH02101774A JP H02101774 A JPH02101774 A JP H02101774A JP 25527488 A JP25527488 A JP 25527488A JP 25527488 A JP25527488 A JP 25527488A JP H02101774 A JPH02101774 A JP H02101774A
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- Japan
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- drain
- semiconductor device
- silicon substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関するものである。
第３図は従来の半導体装置（Ｕ−ＭＯＳ）を示す断面側
面図、第４図は従来の半導体装置（ＭＯＳトランジスタ
）を示す断面側面図である。図において、（１）はゲー
トポリシリコン、（２月よゲート酸化膜、（３）はドレ
イン（Ｎ＋領領域、（４）はソース（Ｎ＋領領域 、（
５）はＰ型のシリコン基板、（６）はドレイン電極、（
７）はゲート電極、（８）はソース電極、（９）は実効
チャネル長（Ｌｅｆｆ） 、αＯはチャネル領域である
。
面図、第４図は従来の半導体装置（ＭＯＳトランジスタ
）を示す断面側面図である。図において、（１）はゲー
トポリシリコン、（２月よゲート酸化膜、（３）はドレ
イン（Ｎ＋領領域、（４）はソース（Ｎ＋領領域 、（
５）はＰ型のシリコン基板、（６）はドレイン電極、（
７）はゲート電極、（８）はソース電極、（９）は実効
チャネル長（Ｌｅｆｆ） 、αＯはチャネル領域である
。
次に動作について説明する。
第４図に示す通常のＭＯＳトランジスタにおいて、ゲー
ト電極（７）に、ある一定のしきい値電圧（通常Ｖ＋ｈ
＝ Ｖｔｈｒｅｓｈｏｌｄ ）以上の電圧を印加し、
シリコン基板（５）、ソース′Ｗ１極（８）全接地（Ｖ
＝Ｏ）すると、チャネル領域ＱＯ（ゲート酸化膜（２）
の直下）に反転層が形成され、ＭＯＳトランジスタがＯ
Ｎ状態になり、ドレイン電極（６）にある電圧■を印加
すると、チャネルに電流ＩＤがチャネル領域α０の反転
層を通ってソース（Ｎ＋領領域（４）側に流れる。
ト電極（７）に、ある一定のしきい値電圧（通常Ｖ＋ｈ
＝ Ｖｔｈｒｅｓｈｏｌｄ ）以上の電圧を印加し、
シリコン基板（５）、ソース′Ｗ１極（８）全接地（Ｖ
＝Ｏ）すると、チャネル領域ＱＯ（ゲート酸化膜（２）
の直下）に反転層が形成され、ＭＯＳトランジスタがＯ
Ｎ状態になり、ドレイン電極（６）にある電圧■を印加
すると、チャネルに電流ＩＤがチャネル領域α０の反転
層を通ってソース（Ｎ＋領領域（４）側に流れる。
パターンの縮小化が進み、実効チャネル長ｄ、ｅｆｆ）
（９）が短くなることにより、ゲートを極（７）にＶ＋
ｈ以下の電圧を印加しても、ソース電極（８）・ドレイ
ン電極（６ン間に電流が流れる（ Ｖ＋ｈ以下でＭＯＳ
）ランジスタがＯＮ状態になる。）という現象が生じて
きた。（通常、シ冒−ト・チャネル効果といっている。
（９）が短くなることにより、ゲートを極（７）にＶ＋
ｈ以下の電圧を印加しても、ソース電極（８）・ドレイ
ン電極（６ン間に電流が流れる（ Ｖ＋ｈ以下でＭＯＳ
）ランジスタがＯＮ状態になる。）という現象が生じて
きた。（通常、シ冒−ト・チャネル効果といっている。
）
上記の問題を解決するために、第３図のＵ−ＭＯＳが出
現した。Ｕ−ＭＯＳの場合、ゲートポリシリコン（１）
の側面部分も実効チャネル長（Ｌｅｆｆ）（９）に加算
されるため、ＭＯＳトランジスタの平面面積を小さくし
ながら、実効チャネル長（Ｌｅｆｆ） （９）を大きく
して、シ四−トチャネル効果を生じに＜＜シている。
現した。Ｕ−ＭＯＳの場合、ゲートポリシリコン（１）
の側面部分も実効チャネル長（Ｌｅｆｆ）（９）に加算
されるため、ＭＯＳトランジスタの平面面積を小さくし
ながら、実効チャネル長（Ｌｅｆｆ） （９）を大きく
して、シ四−トチャネル効果を生じに＜＜シている。
従来の半導体装＠ （Ｕ−ＭＯＳ ）は、第３図のよう
に構成されているので、ドレイン（Ｎ＋領領域近傍の電
界が集中し、ホットエレクトロンが発生して、ＭＯＳ）
ランジスタの特性を変えるという問題点があった。
に構成されているので、ドレイン（Ｎ＋領領域近傍の電
界が集中し、ホットエレクトロンが発生して、ＭＯＳ）
ランジスタの特性を変えるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ドレイン（Ｎ＋領領域近傍にｎ型不純物の少
ない領域（Ｎ−領域）を形成し、ドレイン（Ｎ＋領領域
近傍の電界を緩和したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造をしたＵ−ＭＯ５半導体装置を
得ることを目的とする。
たもので、ドレイン（Ｎ＋領領域近傍にｎ型不純物の少
ない領域（Ｎ−領域）を形成し、ドレイン（Ｎ＋領領域
近傍の電界を緩和したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造をしたＵ−ＭＯ５半導体装置を
得ることを目的とする。
この発明に係る半導体装置は、ＭＯＳトランジスタのソ
ース・ドレインを形成する注入工程にて、ｎ型不純物の
Ｐ（リン）とＡＳ （ヒ素）を注入し、アニール工程
にて、ＡＳに比較してＰ（リン）の方がシリコン基板内
に深く浸透する性質を利用して、ＬＤＤ構造のＵ−ＭＯ
５半導体装置を形成したものである。
ース・ドレインを形成する注入工程にて、ｎ型不純物の
Ｐ（リン）とＡＳ （ヒ素）を注入し、アニール工程
にて、ＡＳに比較してＰ（リン）の方がシリコン基板内
に深く浸透する性質を利用して、ＬＤＤ構造のＵ−ＭＯ
５半導体装置を形成したものである。
この発明によるＭＯＳ）ランジスタのドレインは、Ｎ−
領域があるためドレイン近傍での電界集中が緩和される
。このため、高耐圧のＵ−ＭＯＳが形成できる。
領域があるためドレイン近傍での電界集中が緩和される
。このため、高耐圧のＵ−ＭＯＳが形成できる。
以下、この発明の一実施例を図について説明する。第１
図は半導体装置の断面側面図、第２図（ａ）〜（Ｃ）は
第１図の半導体装置の製造フローを示す断面側面図であ
る。
図は半導体装置の断面側面図、第２図（ａ）〜（Ｃ）は
第１図の半導体装置の製造フローを示す断面側面図であ
る。
図において、（１）〜（５月よ第３図の従来例に示した
ものと同等であるので説明を省略する。Ｑυはドレイン
（Ｎ−領域）、＠はソース（Ｎ−領域）である。
ものと同等であるので説明を省略する。Ｑυはドレイン
（Ｎ−領域）、＠はソース（Ｎ−領域）である。
ドレイン（Ｎ−領域）αυ、ソース（Ｎ−領域）四のｎ
型不純物の薄い層（Ｎ−領域）があるために、ドレイン
（Ｎ＋領領域（３）近傍の電界集中が緩和（ＬＤＤ構造
）され、高耐圧のＵ−ＭＯＳになっている。
型不純物の薄い層（Ｎ−領域）があるために、ドレイン
（Ｎ＋領領域（３）近傍の電界集中が緩和（ＬＤＤ構造
）され、高耐圧のＵ−ＭＯＳになっている。
次に第２図によって製造フローの一例を示す。
まず、シリコン基板（５）にレジス゛トでパターニング
し、シリコンエツチングを行って、所定の形状にエツチ
ングし、レジストを除去する。（第２図（ａ））。
し、シリコンエツチングを行って、所定の形状にエツチ
ングし、レジストを除去する。（第２図（ａ））。
次に、熱酸化法によりゲート酸化膜（２） （ＳｘＯ，
）を形成し、ゲートポリシリコン（１）をＣＶ Ｄ （
Ｃｈｅｍｉ ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ ）法にて形成する。（第２図（ｂ））。
）を形成し、ゲートポリシリコン（１）をＣＶ Ｄ （
Ｃｈｅｍｉ ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ ）法にて形成する。（第２図（ｂ））。
ゲートポリシリコン（１）をエツチング除去し、ゲート
酸化膜（２）をエツチング除去する（第２図（Ｃ）ン。
酸化膜（２）をエツチング除去する（第２図（Ｃ）ン。
次に第２図（Ｃ）の状態にて、Ｐ（リン）とＡＳを注入
する。その後、アニール（熱焼きしめ）を行うと、Ｐ（
リン）はＡｓに比較して、シリコン基板（５）内に深く
浸透するので、シリコン基板（５）の深い領域（第１図
のドレイン（Ｎ″″領域） Ｑｌ）、ソース（Ｎ″″領
域）ａ４のｎ型不純物はＰ（リン）であり、Ａｓは到達
しない。したがって、ＡＳの注入濃度と比較して、Ｐ（
リン）の注入濃度を低くすると、ドレイン（Ｎ″″領域
）α〃、ソース（Ｎ″″領域）ａ４には、ｎ型不純物濃
度の低い領域（Ｎ−領域）が形成できるので第１図に示
す構成になり完成する。
する。その後、アニール（熱焼きしめ）を行うと、Ｐ（
リン）はＡｓに比較して、シリコン基板（５）内に深く
浸透するので、シリコン基板（５）の深い領域（第１図
のドレイン（Ｎ″″領域） Ｑｌ）、ソース（Ｎ″″領
域）ａ４のｎ型不純物はＰ（リン）であり、Ａｓは到達
しない。したがって、ＡＳの注入濃度と比較して、Ｐ（
リン）の注入濃度を低くすると、ドレイン（Ｎ″″領域
）α〃、ソース（Ｎ″″領域）ａ４には、ｎ型不純物濃
度の低い領域（Ｎ−領域）が形成できるので第１図に示
す構成になり完成する。
上述の製造フローをまとめると以下のとおりである。
■レジスト塗布
↓
■レジストパターニング
↓
■シリコン基板エツチング
↓
■レジスト除去（第２図（ａ））
↓
■ゲート酸化膜形成
↓
■ゲートポリシリコンデポジット（第２図（０））↓
■ゲートポリシリコンエツチング
↓
■ゲート酸化膜エツチング（第２図（Ｃ））↓
■Ａｓ、Ｐ（リン）注入
↓
［相］アニール（第１図）
次に動作について説明する。
上記のごとく、ドレイン（Ｎ＋領領域（３）近傍にＮ−
領域が形成できるため、ドレイン（Ｎ−領域）αυ近傍
での空乏層が広がり、電界集中が緩和されるため、高耐
圧のＵ−ＭＯ５半導体装置が形成できる。
領域が形成できるため、ドレイン（Ｎ−領域）αυ近傍
での空乏層が広がり、電界集中が緩和されるため、高耐
圧のＵ−ＭＯ５半導体装置が形成できる。
なお、上記実施例では、Ｐ型のシリコン基板に対し、２
種類のｎ型不純物を用いて、Ｎ−ＭＯＳ トランジスタ
を形成したが、Ｎ型のシリコン基板に対し、２種類以上
のＰ型不純物を用いて、Ｐ−ＭＯＳトランジスタを形成
してもよい。
種類のｎ型不純物を用いて、Ｎ−ＭＯＳ トランジスタ
を形成したが、Ｎ型のシリコン基板に対し、２種類以上
のＰ型不純物を用いて、Ｐ−ＭＯＳトランジスタを形成
してもよい。
また、上記実施例ではシリコン基板上にＭＯＳトランジ
スタを形成したが、必ずしもシリコン基板上にＭＯＳト
ランジスタを形成する必要はなく、シリコン基板内のあ
る一定領域にＰ型又はＮ型領域を形成し、その部分に上
記実施例におけるＭＯＳトランジスタを形成してもよい
。
スタを形成したが、必ずしもシリコン基板上にＭＯＳト
ランジスタを形成する必要はなく、シリコン基板内のあ
る一定領域にＰ型又はＮ型領域を形成し、その部分に上
記実施例におけるＭＯＳトランジスタを形成してもよい
。
また、上記実施例ではゲート材料にポリシリコン膜を用
いたが、シリサイド膜（Ｗ−３ｉ、 Ｔｉ−５ｉ。
いたが、シリサイド膜（Ｗ−３ｉ、 Ｔｉ−５ｉ。
Ｍｏ−３ｉなど）でもよい。
また、上記実施例では不純物として、Ｐ（リン）とＡＳ
を一例としてあげたが、他の不純物でもよい。
を一例としてあげたが、他の不純物でもよい。
以上のように、この発明によれば、ドレイン近傍にＮ−
領域が形成できるため、ドレイン近傍での空乏層が広が
り、電界集中が緩和できるため、高耐圧のＵ−ＭＯ５半
導体装置が得られる。
領域が形成できるため、ドレイン近傍での空乏層が広が
り、電界集中が緩和できるため、高耐圧のＵ−ＭＯ５半
導体装置が得られる。
第１図は、この発明の一実施例による半導体装置を示す
断面側面図、第２図（ａ）〜（Ｃ）は第１図の半導体装
置の製造フローを示す断面側面図、第３図は従来の半導
体装置（Ｕ−ＭＯＳ）を示す断面側面図、第４図は従来
の半導体装置（ＭＯＳ）−ランジスタ）を示す断面側面
図である。 図において、（１）はゲートポリシリコン、（２）はゲ
ート酸化膜、（３）はドレイン（Ｎ＋領領域 、（４）
はソース（Ｎ＋＠域） 、 （５）はシリコン基板、０
すはドレイン（Ｎ−領域）、（２）はソース（Ｎ−領域
）である。 なお、図中、同一符号は同一、又は相当部分を示す。
断面側面図、第２図（ａ）〜（Ｃ）は第１図の半導体装
置の製造フローを示す断面側面図、第３図は従来の半導
体装置（Ｕ−ＭＯＳ）を示す断面側面図、第４図は従来
の半導体装置（ＭＯＳ）−ランジスタ）を示す断面側面
図である。 図において、（１）はゲートポリシリコン、（２）はゲ
ート酸化膜、（３）はドレイン（Ｎ＋領領域 、（４）
はソース（Ｎ＋＠域） 、 （５）はシリコン基板、０
すはドレイン（Ｎ−領域）、（２）はソース（Ｎ−領域
）である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ゲート電極を埋め込んだ構造のＭＯＳトランジスタにお
いて、ソース・ドレインを形成する不純物注入工程にお
いて、２種類以上の不純物を注入し、上記２種類以上の
不純物のアニール（熱焼きしめ）時のシリコン基板内へ
の浸透距離の違いにより、不純物濃度の薄い領域を形成
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25527488A JPH02101774A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25527488A JPH02101774A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101774A true JPH02101774A (ja) | 1990-04-13 |
Family
ID=17276473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25527488A Pending JPH02101774A (ja) | 1988-10-11 | 1988-10-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408116A (en) * | 1992-08-24 | 1995-04-18 | Hitachi, Ltd. | Grooved gate transistor having source and drain diffused layers with specified groove corner shape |
-
1988
- 1988-10-11 JP JP25527488A patent/JPH02101774A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408116A (en) * | 1992-08-24 | 1995-04-18 | Hitachi, Ltd. | Grooved gate transistor having source and drain diffused layers with specified groove corner shape |
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