JPH0210177A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0210177A JPH0210177A JP63161471A JP16147188A JPH0210177A JP H0210177 A JPH0210177 A JP H0210177A JP 63161471 A JP63161471 A JP 63161471A JP 16147188 A JP16147188 A JP 16147188A JP H0210177 A JPH0210177 A JP H0210177A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic circuit
- feedback loop
- sequential
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 21
- 238000001514 detection method Methods 0.000 abstract description 12
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000011990 functional testing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路に関し、特に、その機能試験を実施
する際の入力及び出力の信号テータ（テストパターン）
を自動的に発生させる場合に、その故障検出率（＝検出
可能故障数÷定義故障数）を向上させることが容易な論
理回路に関する。
する際の入力及び出力の信号テータ（テストパターン）
を自動的に発生させる場合に、その故障検出率（＝検出
可能故障数÷定義故障数）を向上させることが容易な論
理回路に関する。
従来、論理回路の機能試験用テストパターンの作成は主
に論理設計者による人手によって行われていた、しかし
論理回路が多種多様である事、さらにその論理規模が膨
大となっている事等の理由によシ効率的かつ故障検出率
の高いテストパターンを作成する事が困難となって来て
いる。又若干でも検出率を向上させようとすれば膨大な
工数を費いやすこととなる。
に論理設計者による人手によって行われていた、しかし
論理回路が多種多様である事、さらにその論理規模が膨
大となっている事等の理由によシ効率的かつ故障検出率
の高いテストパターンを作成する事が困難となって来て
いる。又若干でも検出率を向上させようとすれば膨大な
工数を費いやすこととなる。
近年のンフトウェアツールの発達に伴い種々の方法によ
るテストパターン自動発生プログラム（ＡＴＧ）が考え
られ、実用化の方向も出ているが、論理回路中の組合せ
回路部分についてはＡＴＧにより充分なパターン発生が
可能なものの、順序回路部についてはその論理動作が入
力信号の状態のみならず過去のテストパターンにも依存
することから複雑さが増し未だ完全なテストパターン発
生の方法が考えられていない。
るテストパターン自動発生プログラム（ＡＴＧ）が考え
られ、実用化の方向も出ているが、論理回路中の組合せ
回路部分についてはＡＴＧにより充分なパターン発生が
可能なものの、順序回路部についてはその論理動作が入
力信号の状態のみならず過去のテストパターンにも依存
することから複雑さが増し未だ完全なテストパターン発
生の方法が考えられていない。
又、上述の問題点については、スキャンバス方式と呼ば
れる手法も考えられている、これは論理回路内部に使用
されているフリップフロップ系ブロック（代表的順序回
路）に、スキャン動作用データ入力端子とスキャン動作
モードへの切シ替え制御を行う制御入力端子を設けた上
で、複数個のブロックを、スキャンモード時にデータセ
ットアツプ可能なシフトレジスタ動作を行うよう構成し
たものであり、論理回路中の任意の組合せ回路の適当な
出力点を上記複数スキャン用入力端子に接続し、回路内
部の論理状態を（セットアツプとシフト動作を繰返し行
うことによシ）スキャンバス回路を介して外部へ取り出
し検査可能となるようにしたものである。
れる手法も考えられている、これは論理回路内部に使用
されているフリップフロップ系ブロック（代表的順序回
路）に、スキャン動作用データ入力端子とスキャン動作
モードへの切シ替え制御を行う制御入力端子を設けた上
で、複数個のブロックを、スキャンモード時にデータセ
ットアツプ可能なシフトレジスタ動作を行うよう構成し
たものであり、論理回路中の任意の組合せ回路の適当な
出力点を上記複数スキャン用入力端子に接続し、回路内
部の論理状態を（セットアツプとシフト動作を繰返し行
うことによシ）スキャンバス回路を介して外部へ取り出
し検査可能となるようにしたものである。
しかしこうしたスキャンバス方式にしても、論理回路試
験における故障検出率を上ける為には、シフトレジスタ
構成するフリップフロップの数。
験における故障検出率を上ける為には、シフトレジスタ
構成するフリップフロップの数。
スキャン用入力端子に接続する組合せ回路の出力点の選
び方等十分に検討する必要があり、検出率１００％に近
づける為には多大な工数を必要とする。
び方等十分に検討する必要があり、検出率１００％に近
づける為には多大な工数を必要とする。
又、スキャンバス構成するためには専用端子が三本必要
となる事、又、論理設計者は本来の論理部の設計ととも
にスキャンバス構成部分の論理設計も行なわなければな
らずンフト面、ノーード面とも冗長部分が増加する。
となる事、又、論理設計者は本来の論理部の設計ととも
にスキャンバス構成部分の論理設計も行なわなければな
らずンフト面、ノーード面とも冗長部分が増加する。
上述したように従来技術においては、論理回路の機能試
験用テストパターンを作成する上で種々の欠点が有るが
、それについてまとめると下記のようになる。
験用テストパターンを作成する上で種々の欠点が有るが
、それについてまとめると下記のようになる。
（１）論理設計者が人手によシバターン作成する場合
・故障検出率が低い、改善するには人手による膨大な工
数を要する。
数を要する。
（２）現在自動テストパターン発生プログラムによる場
合 ・組合せ回路には適用出来るが、順序回路には実用上適
用できない。
合 ・組合せ回路には適用出来るが、順序回路には実用上適
用できない。
（３）スキャンバス方式によるテストパターン作成の場
合 ・ハード／ソフト面とも冗長部分が大きい。
合 ・ハード／ソフト面とも冗長部分が大きい。
・故障検出率が限ずしも充分とはならない。
本発明の目的は、冗長部分が少なく、論理回路の機能試
験用テストパターンの故障検出率を容易に向上させる事
が出来、尚且つテストパターンの作成にあたっては現状
で利用可能なＡＴＧによりテストパターンの自動発生が
可能となる論理回路を提供することにある。
験用テストパターンの故障検出率を容易に向上させる事
が出来、尚且つテストパターンの作成にあたっては現状
で利用可能なＡＴＧによりテストパターンの自動発生が
可能となる論理回路を提供することにある。
本発明の論理回路は、その回路中に含まれる総ての順序
回路において、その順序回路動作を決定する信号の帰還
ループ部の接続を有効に或いは無効にするかの切シ替え
制御を行う手段を有している。
回路において、その順序回路動作を決定する信号の帰還
ループ部の接続を有効に或いは無効にするかの切シ替え
制御を行う手段を有している。
次に本発明について図面を参照して説明する。
第１図に、本発明における機能ブロックのＤタイプフリ
ップフロップ（Ｄ−Ｆ’Ｆ）回路への一実施例を示す回
路図、第１表はループ信号制御端子（ＣＴＲＬＩ）に“
０“レベルを入力し、帰還ループＡを論理上無効とした
場合の真理値表、第２表はＣＴＲＬ２をゝゝ０“レベル
にして、帰還ループＢを無効とした場合の真理値表、第
３表はＣＴＲＬＩ 、ＣＴＲＬ２にゝゝ１“を入力し、
帰還ループＡ、Ｂともに有効とした場合、すなわち通常
のＤ−ＦＦ動作時の真理値表である。
ップフロップ（Ｄ−Ｆ’Ｆ）回路への一実施例を示す回
路図、第１表はループ信号制御端子（ＣＴＲＬＩ）に“
０“レベルを入力し、帰還ループＡを論理上無効とした
場合の真理値表、第２表はＣＴＲＬ２をゝゝ０“レベル
にして、帰還ループＢを無効とした場合の真理値表、第
３表はＣＴＲＬＩ 、ＣＴＲＬ２にゝゝ１“を入力し、
帰還ループＡ、Ｂともに有効とした場合、すなわち通常
のＤ−ＦＦ動作時の真理値表である。
通常動作にはそのＤ−ＦＦの出力は入力信号の状態のみ
ならず、過去の論理状態により決定される順序回路であ
るが（第３表）、ＣＴＲＬＩ、２よ多制御信号が入力さ
れると、第１表、第２表に合せ回路への論理動作切り替
が可能である。
ならず、過去の論理状態により決定される順序回路であ
るが（第３表）、ＣＴＲＬＩ、２よ多制御信号が入力さ
れると、第１表、第２表に合せ回路への論理動作切り替
が可能である。
第３表
第２図は本発明の論理回路の第１の使用例を示すブロッ
ク図である。
ク図である。
ＣＴＲＬ人力を制御する事により、論理回路■中に含ま
れる総ての順序回路の帰還ループを論理的に無効とする
事により、実質的に論理回路全体を一つの組合せ回路化
する事ができる。
れる総ての順序回路の帰還ループを論理的に無効とする
事により、実質的に論理回路全体を一つの組合せ回路化
する事ができる。
ここで、前述したように、現在活用出来るテストパター
ン自動発生プログラム（ＡＴＧ）では、その対象回路が
組合せ回路に限定されるなら、充分にその効力を発揮で
きるものであシ、信号径路の活性化法等により自動的に
故障検出率の十分に高いテストパターン発生が可能であ
る。
ン自動発生プログラム（ＡＴＧ）では、その対象回路が
組合せ回路に限定されるなら、充分にその効力を発揮で
きるものであシ、信号径路の活性化法等により自動的に
故障検出率の十分に高いテストパターン発生が可能であ
る。
従って第２図に示す論理回路において、制御信号によシ
回路全体を組合せ回路化した状態においてＡＴＧを活用
すれば、テストパターンとして十分なものが容易に得ら
れる。
回路全体を組合せ回路化した状態においてＡＴＧを活用
すれば、テストパターンとして十分なものが容易に得ら
れる。
第３図は本発明の第２の使用例を示すブロック図である
。
。
第３図においては、帰還ループ制御用信号が２本と寿っ
ている点が第２図の場合と異なっている。
ている点が第２図の場合と異なっている。
一般に順序回路の基本部分を成す帰還ループは、相補出
力からの２本の出力信号を所定の入力側ゲート回路に帰
還させるため、通常２本の帰還ループによシ構成されて
いる。しかし本発明の第一の目的である順序回路から組
合せ回路への切替のためには、この２本の帰還ループの
内１本のみを論理的に無効化すれば達成されるもので、
前記第２図はこの場合について記している。
力からの２本の出力信号を所定の入力側ゲート回路に帰
還させるため、通常２本の帰還ループによシ構成されて
いる。しかし本発明の第一の目的である順序回路から組
合せ回路への切替のためには、この２本の帰還ループの
内１本のみを論理的に無効化すれば達成されるもので、
前記第２図はこの場合について記している。
しかし第２図の場合では、試験される論理回路の故障箇
所が論理的に無効化された帰還ループ上に存在した場合
、この故障の検出が出来なくなってしまり。
所が論理的に無効化された帰還ループ上に存在した場合
、この故障の検出が出来なくなってしまり。
こうした場合の対策としては、上記した帰還ループが通
常２本有る事を利用し、帰還ループ制御用信号を２系統
設ける事によシ、片方づつ交互に帰還ループの無効化を
行う事によシ、帰還ループ上の故障検出も可能とする方
法がある。第３図はその一例を示すものである。
常２本有る事を利用し、帰還ループ制御用信号を２系統
設ける事によシ、片方づつ交互に帰還ループの無効化を
行う事によシ、帰還ループ上の故障検出も可能とする方
法がある。第３図はその一例を示すものである。
以上説明したように本発明は、一つ又は複数の順序回路
を含む論理回路において、各順序回路内の帰還ループ信
号を論理的に有効あるいは無効とするための制御手段を
有し、外部信号によシ制御可能となるように構成された
論理回路を提供する事によシ、論理回路を構成する各機
能ブロックおよびブロック間の信号径路上に存在する故
障を検計するための機能試験用テストパターンを作成す
る際に故障検出率の十分高い（はぼ１００％）パターン
を容易に自動発生させる事ができるという効果がある。
を含む論理回路において、各順序回路内の帰還ループ信
号を論理的に有効あるいは無効とするための制御手段を
有し、外部信号によシ制御可能となるように構成された
論理回路を提供する事によシ、論理回路を構成する各機
能ブロックおよびブロック間の信号径路上に存在する故
障を検計するための機能試験用テストパターンを作成す
る際に故障検出率の十分高い（はぼ１００％）パターン
を容易に自動発生させる事ができるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の第１の使用例のブロック図、第３図は本発明の第２
の使用例を示すブロック図である。 ■・−・・・・論理回路、Ｇｌ−Ｇｎ・・・・・・任意
の組合せ回路、Ｆ１〜Ｆｎ・・・・・・順序回路、ＣＴ
ＲＬＩ、２・・・・・−帰還ループ制御用入力端子。 代理人 弁理士 内 原 晋
明の第１の使用例のブロック図、第３図は本発明の第２
の使用例を示すブロック図である。 ■・−・・・・論理回路、Ｇｌ−Ｇｎ・・・・・・任意
の組合せ回路、Ｆ１〜Ｆｎ・・・・・・順序回路、ＣＴ
ＲＬＩ、２・・・・・−帰還ループ制御用入力端子。 代理人 弁理士 内 原 晋
Claims (1)
- 一つ又は複数の順序回路を含む論理回路において、各順
序回路内の帰還ループ信号を論理的に有効あるいは、無
効とするための制御手段を有し、外部信号により制御可
能となるように構成された事を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161471A JPH0210177A (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161471A JPH0210177A (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210177A true JPH0210177A (ja) | 1990-01-12 |
Family
ID=15735725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161471A Pending JPH0210177A (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210177A (ja) |
-
1988
- 1988-06-28 JP JP63161471A patent/JPH0210177A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6068624A (ja) | Ｌｓｉの自己検査装置 | |
| EP0435636B1 (en) | Testing of integrated circuits using clock bursts | |
| US5504755A (en) | Testable programmable logic array | |
| US7308631B2 (en) | Wrapper serial scan chain functional segmentation | |
| US6052808A (en) | Maintenance registers with Boundary Scan interface | |
| US6182256B1 (en) | Scan flip-flop that simultaneously holds logic values from a serial load and a subsequent parallel load | |
| US6237117B1 (en) | Method for testing circuit design using exhaustive test vector sequence | |
| EP0151694B1 (en) | Logic circuit with built-in self-test function | |
| US5528604A (en) | Test pattern generation for an electronic circuit using a transformed circuit description | |
| US4555783A (en) | Method of computerized in-circuit testing of electrical components and the like with automatic spurious signal suppression | |
| JPH0210177A (ja) | 論理回路 | |
| US5341314A (en) | Method for generating a test to detect differences between integrated circuits | |
| JP3695768B2 (ja) | テスト回路の検証方法 | |
| JPH08110368A (ja) | マルチプレクサ制御による走査ラッチを備えたｌｓｓｄ装置 | |
| JPS63140969A (ja) | 試験容易化方式 | |
| JP2501202B2 (ja) | 論理回路診断方法 | |
| JPS62150874A (ja) | 半導体集積回路装置 | |
| JP3218294B2 (ja) | 論理集積回路 | |
| JPH03134577A (ja) | テスト容易化回路 | |
| JP3187002B2 (ja) | 論理回路および論理回路の制御方法 | |
| JPH0746123B2 (ja) | 集積回路の試験方式 | |
| Boyce | An introduction to digital testing | |
| JPH04271437A (ja) | テストパタン生成方式 | |
| Chakraborty et al. | Design for high-speed testability of stuck-at faults | |
| JPH06138183A (ja) | Ｌｓｉ故障診断用テストパタン作成方式 |