JPH02102516A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02102516A JPH02102516A JP63254897A JP25489788A JPH02102516A JP H02102516 A JPH02102516 A JP H02102516A JP 63254897 A JP63254897 A JP 63254897A JP 25489788 A JP25489788 A JP 25489788A JP H02102516 A JPH02102516 A JP H02102516A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- substrate
- alignment
- polysilicon
- alignment marks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置の製造工程において、各種マスクやレチクル
を重ね合わせていく際の位置合わせマークの作成方法に
関し、 マークが読み易く、位置合わせ精度を向上できる半導体
装置の製造方法を提供することを目的とし、 基板上に位置合わせマーク用の絶縁膜を形成する工程と
、エピタキシャル・ポリシリコン成長により、前記基板
上にはエピタキシャル層、絶縁膜上にはポリシリコン層
を堆積する工程と、前記絶縁膜上のポリシリコン層を除
去し、この絶縁膜を位置合わせマークとして利用する工
程とを含むことを特徴とする半導体装置の製造方法を含
み構成する。
を重ね合わせていく際の位置合わせマークの作成方法に
関し、 マークが読み易く、位置合わせ精度を向上できる半導体
装置の製造方法を提供することを目的とし、 基板上に位置合わせマーク用の絶縁膜を形成する工程と
、エピタキシャル・ポリシリコン成長により、前記基板
上にはエピタキシャル層、絶縁膜上にはポリシリコン層
を堆積する工程と、前記絶縁膜上のポリシリコン層を除
去し、この絶縁膜を位置合わせマークとして利用する工
程とを含むことを特徴とする半導体装置の製造方法を含
み構成する。
本発明は、半導体装置の製造工程において、各種マスク
やレチクルを重ね合わせていく際の位置合わせマークの
作成方法に関する。
やレチクルを重ね合わせていく際の位置合わせマークの
作成方法に関する。
［従来の技術］
従来、大規模集積回路（Ｌ’ＳＩ）などの半導体装置の
製造工程において、回路パターンを形成していくときに
、各種マスクやレチクルなどを重ね合わせていくが、そ
の際のパターン間の相対位置を合わせるために、基板上
に基準となる位置合わせマークが形成される。この位置
合わせマークは、各種の形状のものが用いられている。
製造工程において、回路パターンを形成していくときに
、各種マスクやレチクルなどを重ね合わせていくが、そ
の際のパターン間の相対位置を合わせるために、基板上
に基準となる位置合わせマークが形成される。この位置
合わせマークは、各種の形状のものが用いられている。
第３図（ａ）及び（ｂ）は従来の位置合わせマークの作
成方法を示す図である。
成方法を示す図である。
まず、同図（ａ）に示す如く、基板１上に、位置合わせ
マークの形状に応じた幅で、深さが０．５〜１μｍ程度
の溝２を形成する。
マークの形状に応じた幅で、深さが０．５〜１μｍ程度
の溝２を形成する。
次に、同図（ｂ）に示す如く、基板１上にエピタキシャ
ル層３を形成する。このエピタキシャルＮ３には、基板
１上に形成した溝２に対応した形状の溝・４が転写され
て形成される。そして、このエピタキシャル層３上の溝
４が現実の位置合わせマークとして利用される。
ル層３を形成する。このエピタキシャルＮ３には、基板
１上に形成した溝２に対応した形状の溝・４が転写され
て形成される。そして、このエピタキシャル層３上の溝
４が現実の位置合わせマークとして利用される。
また、第４図（ａ）及び（ｂ）は従来の他の位置合わせ
マークの作成方法を示す図である。
マークの作成方法を示す図である。
まず、同図（ａ）に示す如く、基板１上に、所定の溝５
が形成され、この溝５を覆うよう酸化シリコン（ＳｉＯ
ｚ）から成る絶縁膜６が形成される。
が形成され、この溝５を覆うよう酸化シリコン（ＳｉＯ
ｚ）から成る絶縁膜６が形成される。
次に、同図（ｂ）に示す如く、選択エピタキシャル成長
により、絶縁膜６を除く基板１上にのみ選択的にエピタ
キシャル層７が形成される。
により、絶縁膜６を除く基板１上にのみ選択的にエピタ
キシャル層７が形成される。
絶縁膜６上には、エピタキシャル層７が形成されないた
め、この絶縁膜６が、位置合わせマークとして利用され
る。
め、この絶縁膜６が、位置合わせマークとして利用され
る。
〔発明が解決しようとする課題］
しかし、従来の第３図に示す位置合わせマークの作成方
法では、その作成が最も簡単で利用し易いが、基板１の
面方位によっては、第５図に示す如く、エピタキシャル
層３に形成される溝４の位置が、基板１の溝２に対して
ずれて形成されるパターンシフトが生じたり、あるいは
第６図に示す如く、エピタキシャル層３に形成される溝
４の幅が拡がりパターンが消えるウォッシュアウトが生
じ、例えば、第７図に示す如く、基板に位置合わせマー
クとして溝２を４角形に形成した後、エピタキシャル層
を成長したときには、第８図に示す如く、エピタキシャ
ル層上に形成される実線で示す溝２ａの部分が表面で拡
がりパターンが不明確になり、マークが読みぬいくくな
り、正確な位置合わせに支障を生じることがあった。な
お、第７図と第８図とは本発明者による実験結果の写真
に基づいて作成した図である。
法では、その作成が最も簡単で利用し易いが、基板１の
面方位によっては、第５図に示す如く、エピタキシャル
層３に形成される溝４の位置が、基板１の溝２に対して
ずれて形成されるパターンシフトが生じたり、あるいは
第６図に示す如く、エピタキシャル層３に形成される溝
４の幅が拡がりパターンが消えるウォッシュアウトが生
じ、例えば、第７図に示す如く、基板に位置合わせマー
クとして溝２を４角形に形成した後、エピタキシャル層
を成長したときには、第８図に示す如く、エピタキシャ
ル層上に形成される実線で示す溝２ａの部分が表面で拡
がりパターンが不明確になり、マークが読みぬいくくな
り、正確な位置合わせに支障を生じることがあった。な
お、第７図と第８図とは本発明者による実験結果の写真
に基づいて作成した図である。
また、従来の第４図に示す位置合わせマークの作成方法
では、選択エピタキシャル成長を用いているが、絶縁膜
６の面積やその数が多くなってくると、選択性がなくな
り、絶縁膜６上にもシリコンが堆積して、マークが形成
されなくなる問題があった。
では、選択エピタキシャル成長を用いているが、絶縁膜
６の面積やその数が多くなってくると、選択性がなくな
り、絶縁膜６上にもシリコンが堆積して、マークが形成
されなくなる問題があった。
そこで本発明は、マークが読み易く、位置合わせ精度を
向上できる半導体装置の製造方法を提供することを目的
とする。
向上できる半導体装置の製造方法を提供することを目的
とする。
〔課題を解決するための手段］
上記目的は、基板上に位置合わせマーク用の絶縁膜を形
成する工程と、エピタキシャル・ポリシリコン成長によ
り、前記基板上にはエピタキシャル層、絶縁膜上にはポ
リシリコン層を堆積する工程と、前記絶縁膜上のポリシ
リコン層を除去し、この絶縁膜を位置合わせマーク・と
して利用する工程とを含むことを特徴とする半導体装置
の製造方法によって解決される。
成する工程と、エピタキシャル・ポリシリコン成長によ
り、前記基板上にはエピタキシャル層、絶縁膜上にはポ
リシリコン層を堆積する工程と、前記絶縁膜上のポリシ
リコン層を除去し、この絶縁膜を位置合わせマーク・と
して利用する工程とを含むことを特徴とする半導体装置
の製造方法によって解決される。
本発明では、基板上の位置合わせマーク用の絶縁膜にエ
ピタキシャル・ポリシリコン成長により、基板上にエピ
タキシャル層、絶縁膜上にポリシリコン層を堆積し、絶
縁膜上のポリシリコン層を除去して、絶縁膜を位置合わ
せマークとして利用するようにすることで、従来のよう
なパターンシフトやウォッシュアウトあるいは選択エピ
タキシャル成長における問題などがなくなり、マークが
読み易く、位置合わせ精度を向上できる。
ピタキシャル・ポリシリコン成長により、基板上にエピ
タキシャル層、絶縁膜上にポリシリコン層を堆積し、絶
縁膜上のポリシリコン層を除去して、絶縁膜を位置合わ
せマークとして利用するようにすることで、従来のよう
なパターンシフトやウォッシュアウトあるいは選択エピ
タキシャル成長における問題などがなくなり、マークが
読み易く、位置合わせ精度を向上できる。
〔実施例］
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図は（ａ）〜（Ｃ）は本発明第１実施例の位置合わ
せマークの製造工程断面図である。
せマークの製造工程断面図である。
まず、同図（ａ）に示す如く、基板１１上の所定の場所
にＳｉＯ□から成る絶縁膜１２を、約１ｏｏｏ人（・０
．１μｌ１１）程度の膜厚に堆積し、位置合わせ用のマ
ークとしてパターニングする。
にＳｉＯ□から成る絶縁膜１２を、約１ｏｏｏ人（・０
．１μｌ１１）程度の膜厚に堆積し、位置合わせ用のマ
ークとしてパターニングする。
次に、同図（ｂ）に示す如く、エピタキシャル・ポリシ
リコン成長（以下には、エビ・ポリシリコン成長という
。）により、基板ｌｌ上にはエピタキシャル層１３を、
絶縁膜１２上にはポリシリコン層１４を、それぞれ３μ
ｍ程度の膜厚に堆積する。このエビ・ポリシリコン成長
の条件は、例えば、温度が８００〜９００°Ｃ、ジシラ
ン（ｓｉｚｕ６）ガスと水素（Ｈ２）ガスを混合した雰
囲気で、圧力が５０〜１００Ｔｏｒｒである。
リコン成長（以下には、エビ・ポリシリコン成長という
。）により、基板ｌｌ上にはエピタキシャル層１３を、
絶縁膜１２上にはポリシリコン層１４を、それぞれ３μ
ｍ程度の膜厚に堆積する。このエビ・ポリシリコン成長
の条件は、例えば、温度が８００〜９００°Ｃ、ジシラ
ン（ｓｉｚｕ６）ガスと水素（Ｈ２）ガスを混合した雰
囲気で、圧力が５０〜１００Ｔｏｒｒである。
次に、同図（Ｃ）に示す如く、ポリシリコン層１４を除
くエピタキシャル層１３上にレジスト膜１５を形成し、
このレジスト膜１５をマスクとして、ポリシリコン層１
４を除去し、絶縁膜１２を露出する。
くエピタキシャル層１３上にレジスト膜１５を形成し、
このレジスト膜１５をマスクとして、ポリシリコン層１
４を除去し、絶縁膜１２を露出する。
上記位置合わせマークの製造方法によれば、基板１１上
に形成した絶縁膜１２が露出するため、従来のようにパ
ターンシフトやウォッシュアウトの問題がなく、またエ
ビ・ポリシリコン成長のため、従来の選択エピタキシャ
ル成長による問題もなくなる。従って、マークの位置合
わせ精度が向上する。なお、ＳｉＯ□の絶縁膜には、位
置合わせマークとしては不十分に機能することが確かめ
られた。
に形成した絶縁膜１２が露出するため、従来のようにパ
ターンシフトやウォッシュアウトの問題がなく、またエ
ビ・ポリシリコン成長のため、従来の選択エピタキシャ
ル成長による問題もなくなる。従って、マークの位置合
わせ精度が向上する。なお、ＳｉＯ□の絶縁膜には、位
置合わせマークとしては不十分に機能することが確かめ
られた。
第２図は（ａ）〜（ｄ）は本発明第２実施例の位置合わ
せマークの製造工程断面図である。なお、第１図に対応
する部分は同一の符号を付して記す。
せマークの製造工程断面図である。なお、第１図に対応
する部分は同一の符号を付して記す。
まず、同図（ａ）に示す如く、基板１１上に、位置合わ
せマークに応じた幅で、深さが０．５〜１μｍ程度の溝
２１を形成する。
せマークに応じた幅で、深さが０．５〜１μｍ程度の溝
２１を形成する。
次に、同図（ｂ）に示す如く、全面に酸化シリコン（Ｓ
ｔｏｔ）から成る絶縁膜２２を０．１μｍ度の膜厚に堆
積し、この絶縁膜２２をパターニングして溝２１を覆う
よう形成する。
ｔｏｔ）から成る絶縁膜２２を０．１μｍ度の膜厚に堆
積し、この絶縁膜２２をパターニングして溝２１を覆う
よう形成する。
次に、同図（Ｃ）に示す如く、第１実施例と同様の条件
により、エビ・ポリシリコン成長により、基板ｌｌ上に
はエピタキシャル層１３を、絶縁膜２２上にはポリシリ
コン層１４を、それぞれ３μｍ程度の膜厚に堆積する。
により、エビ・ポリシリコン成長により、基板ｌｌ上に
はエピタキシャル層１３を、絶縁膜２２上にはポリシリ
コン層１４を、それぞれ３μｍ程度の膜厚に堆積する。
次に、同図（ｄ）に示す如（、ポリシリコン層１４を除
くエピタキシャル層１３上にレジスト膜１５を形成し、
このレジスト膜１５をマスクとして、ポリシリコン［１
４を除去し、絶縁膜１２を露出する。
くエピタキシャル層１３上にレジスト膜１５を形成し、
このレジスト膜１５をマスクとして、ポリシリコン［１
４を除去し、絶縁膜１２を露出する。
上記位置合わせマークの製造方法によれば、第１実施例
と同様に絶縁膜１２が露出するため、この絶縁膜１２を
位置合わせマークとして利用することができ、同様にマ
ークの位置合わせ精度が向上する。
と同様に絶縁膜１２が露出するため、この絶縁膜１２を
位置合わせマークとして利用することができ、同様にマ
ークの位置合わせ精度が向上する。
なお、上記実施例において、基板１１に形成する絶縁膜
１２．２２を単層のＳｉＯ□としているが、その他の材
料から成る絶縁膜でもよく、また多層の絶縁膜、あるい
はＳｉｎ、層上にポリシリコン層を堆積した構造であっ
てもよい。
１２．２２を単層のＳｉＯ□としているが、その他の材
料から成る絶縁膜でもよく、また多層の絶縁膜、あるい
はＳｉｎ、層上にポリシリコン層を堆積した構造であっ
てもよい。
また、第２実施例の絶縁膜２２は、基板１１に形成する
溝２１を覆うように形成されていればよく、溝２１の深
さは０，５〜１μｍ程度が好ましい。
溝２１を覆うように形成されていればよく、溝２１の深
さは０，５〜１μｍ程度が好ましい。
さらに、絶縁膜１２．２２は、位置合わせマークとして
利用される大きさ、形状などに形成されていればよく、
実ハ例のものに限定されない。
利用される大きさ、形状などに形成されていればよく、
実ハ例のものに限定されない。
以上説明した様に本発明によれば、基板上に位置合わせ
マーク用の絶縁膜を形成し、この絶縁膜上にエビ・ポリ
シリコン成長により、基板上にはエピタキシャル層、絶
縁膜上にはポリシリコン層を堆積し、その後絶縁膜上の
ポリシリコン層を除去して、絶縁膜を位置合わせマーク
として利用するようにすることで、従来のようなパター
ンシフトやウォッシュアウトあるいは選択エピタキシャ
ル成長による問題などがなくなり、読み易く、位置合わ
せ精度を向上できようになる。
マーク用の絶縁膜を形成し、この絶縁膜上にエビ・ポリ
シリコン成長により、基板上にはエピタキシャル層、絶
縁膜上にはポリシリコン層を堆積し、その後絶縁膜上の
ポリシリコン層を除去して、絶縁膜を位置合わせマーク
として利用するようにすることで、従来のようなパター
ンシフトやウォッシュアウトあるいは選択エピタキシャ
ル成長による問題などがなくなり、読み易く、位置合わ
せ精度を向上できようになる。
第１図は（ａ）〜（Ｃ）は本発明第１実施例の位置合わ
せマークの製造工程断面図、 第２図は（ａ）〜（ｄ）は本発明第２実施例の位置合わ
せマークの製造工程断面図、 第３図（ａ）及び（６）は従来の位置合わせマークの作
成方法を示す図、 第４図（ａ）及び（ｂ）は従来の他の位置合わせマーク
の作成方法を示す図、 第５図は従来のパターンシフトを示す図、第６図は従来
のウォッシュアウトを示す図、第７図は位置合わせ用溝
の平面図、 第８図はウォッシュアウトを示す平面図である。 １１は基板、 １２は絶縁膜、 １３はエピタキシャル層、 １４はポリシリコン層、 １５はレジスト膜、 ２１は溝、 ２２は絶縁膜 を示す。
せマークの製造工程断面図、 第２図は（ａ）〜（ｄ）は本発明第２実施例の位置合わ
せマークの製造工程断面図、 第３図（ａ）及び（６）は従来の位置合わせマークの作
成方法を示す図、 第４図（ａ）及び（ｂ）は従来の他の位置合わせマーク
の作成方法を示す図、 第５図は従来のパターンシフトを示す図、第６図は従来
のウォッシュアウトを示す図、第７図は位置合わせ用溝
の平面図、 第８図はウォッシュアウトを示す平面図である。 １１は基板、 １２は絶縁膜、 １３はエピタキシャル層、 １４はポリシリコン層、 １５はレジスト膜、 ２１は溝、 ２２は絶縁膜 を示す。
Claims (3)
- （１）基板（１１）上に位置合わせマーク用の絶縁膜（
１２、２２）を形成する工程と、 エピタキシャル・ポリシリコン成長により、前記基板（
１１）上にはエピタキシャル層（１３）、絶縁膜（１２
、２２）上にはポリシリコン層（１４）を堆積する工程
と、 前記絶縁膜（１２、２２）上のポリシリコン層（１４）
を除去し、この絶縁膜（１２、２２）を位置合わせマー
クとして利用する工程とを含むことを特徴とする半導体
装置の製造方法。 - （２）請求項１記載の位置合わせ、マーク用の絶縁膜（
１１、２２）は、基板（１１）上に単層または多層に形
成されることを特徴とする半導体装置の製造方法。 - （３）請求項１記載の位置合わせマーク用の絶縁膜（１
１、２２）は、基板（１１）に直接に、あるいは溝（２
１）を形成した上に形成されることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254897A JPH02102516A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254897A JPH02102516A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102516A true JPH02102516A (ja) | 1990-04-16 |
Family
ID=17271363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254897A Pending JPH02102516A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102516A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001307999A (ja) * | 2000-04-27 | 2001-11-02 | Oki Electric Ind Co Ltd | アライメントマークの構造およびその製造方法 |
| JP2008192851A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 合せマークおよびその製造方法 |
| CN102386056A (zh) * | 2010-09-01 | 2012-03-21 | 无锡华润上华半导体有限公司 | 半导体器件及其制造方法 |
| CN108231742A (zh) * | 2017-12-29 | 2018-06-29 | 吉林华微电子股份有限公司 | 光刻标记对准方法和芯片制备方法 |
-
1988
- 1988-10-12 JP JP63254897A patent/JPH02102516A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001307999A (ja) * | 2000-04-27 | 2001-11-02 | Oki Electric Ind Co Ltd | アライメントマークの構造およびその製造方法 |
| JP2008192851A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 合せマークおよびその製造方法 |
| CN102386056A (zh) * | 2010-09-01 | 2012-03-21 | 无锡华润上华半导体有限公司 | 半导体器件及其制造方法 |
| CN108231742A (zh) * | 2017-12-29 | 2018-06-29 | 吉林华微电子股份有限公司 | 光刻标记对准方法和芯片制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02260441A (ja) | 半導体素子 | |
| JPS62102531A (ja) | エツチング方法 | |
| JPS5832495B2 (ja) | ヒカリシヨクコクヨウマスク | |
| JPS5963728A (ja) | 半導体装置の製造方法 | |
| JPS6148708B2 (ja) | ||
| JPS5830739B2 (ja) | 半導体デバイスの製造方法 | |
| JPS62234333A (ja) | 微細溝加工用マスクの形成方法 | |
| JPS6232609A (ja) | 半導体装置の製造方法 | |
| JPS61184831A (ja) | 半導体装置の製造方法 | |
| JPS5642356A (en) | Manufacture of semiconductor device | |
| JPS6215854B2 (ja) | ||
| JPS59110118A (ja) | 半導体装置の製造方法 | |
| JPS6473718A (en) | Manufacture of semiconductor integrated circuit device | |
| KR0146456B1 (ko) | 평탄화 공정을 이용한 정렬 마크 형성 방법 | |
| JPS5856333A (ja) | マスクアライメントのためのキ−パタ−ン形成法 | |
| JPH023216A (ja) | 半導体素子の製造方法 | |
| JPS63281443A (ja) | 半導体装置の製造方法 | |
| JPS6341020A (ja) | 半導体装置の製造方法 | |
| JPS63244627A (ja) | 半導体装置の製造方法 | |
| JPH0453230A (ja) | 半導体装置の製造方法 | |
| JPS5513964A (en) | Method of manufacturing semiconductor device | |
| JPS61288426A (ja) | アルミニウム膜のテ−パエツチング方法 | |
| JPS60254728A (ja) | 半導体装置製造用フオトマスク | |
| JPH01310552A (ja) | 半導体基板 | |
| JPS63164338A (ja) | 半導体装置の製造方法 |