JPH0453230A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0453230A JPH0453230A JP16343590A JP16343590A JPH0453230A JP H0453230 A JPH0453230 A JP H0453230A JP 16343590 A JP16343590 A JP 16343590A JP 16343590 A JP16343590 A JP 16343590A JP H0453230 A JPH0453230 A JP H0453230A
- Authority
- JP
- Japan
- Prior art keywords
- interlayer film
- film
- alignment marks
- semiconductor device
- slits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（既 要］
半導体装置の製造工程における位置合わせに用いるパタ
ーンの形成方法に関し、 層間膜にスワン１〜を形成して構成した位置合わせマー
クを、後工程の電極形成に支障なきよう簡単かつ容易に
形成することが可能な半導体装置の製造方法の提供を目
的とし、 半導体装置の製造工程において位置合わせに用いる位置
合わせマークを具備する半導体装置の製造方法において
、前記位置合わせマークを構成するスリットを有する層
間膜を、半導体素子の平坦化に用いる埋め込み材料が選
択成長しない層の表面に形成するよう構成する。
ーンの形成方法に関し、 層間膜にスワン１〜を形成して構成した位置合わせマー
クを、後工程の電極形成に支障なきよう簡単かつ容易に
形成することが可能な半導体装置の製造方法の提供を目
的とし、 半導体装置の製造工程において位置合わせに用いる位置
合わせマークを具備する半導体装置の製造方法において
、前記位置合わせマークを構成するスリットを有する層
間膜を、半導体素子の平坦化に用いる埋め込み材料が選
択成長しない層の表面に形成するよう構成する。
本発明は、１も導体装置の製造工程における位置合わせ
に用いるパターンの形成方法に関するものである。
に用いるパターンの形成方法に関するものである。
近年の半導体装置の高集積化に伴う微細化に対応するた
めに、積層構造の平坦化が要求されている。このために
積層構造をタングステンなどを選択成長して平坦にして
いるが、同時に位置合わせマークのスリットにこのタン
グステンの選択成長が行われて位置合わせマークが読み
にくくなっている。
めに、積層構造の平坦化が要求されている。このために
積層構造をタングステンなどを選択成長して平坦にして
いるが、同時に位置合わせマークのスリットにこのタン
グステンの選択成長が行われて位置合わせマークが読み
にくくなっている。
以上のような状況から、積層構造の平坦化に伴い位置合
わせマークが読みにくくなるのを防止することが可能と
なる半導体装置及びその製造方法が要望されている。
わせマークが読みにくくなるのを防止することが可能と
なる半導体装置及びその製造方法が要望されている。
（従来の技術］
従来のタングステンを埋め込み材料として用いる半導体
装置の製造方法を第３図により工程順に詳細に説明する
。
装置の製造方法を第３図により工程順に詳細に説明する
。
まず半導体基板２１の表面に層間膜２３を形成し、全面
にレジスト膜を形成し、フォトリソグラフィ技術を用い
て第３図（ａ）に示ずようにごの層間膜２３にスリット
２３ａを形成してごの層間膜２３で位置合わせマークを
形成し、レジスト膜を除去する。
にレジスト膜を形成し、フォトリソグラフィ技術を用い
て第３図（ａ）に示ずようにごの層間膜２３にスリット
２３ａを形成してごの層間膜２３で位置合わせマークを
形成し、レジスト膜を除去する。
つぎに全面にタングステンを選択成長すると第３図（ｂ
）に示すように層間膜２３の周囲にも、層間膜２３に形
成したスリン） ２３ａの間にもタングステン層２４が
成長する。
）に示すように層間膜２３の周囲にも、層間膜２３に形
成したスリン） ２３ａの間にもタングステン層２４が
成長する。
このように層間膜２３のスリット２３ａの間にタングス
テン層２４が成長すると、この層間膜２３を位置合わせ
マークとして用いることが困難になるので、全面にレジ
スト膜２５を形成し、フォトリソグラフィ技術を用いて
第３図（Ｃ）に示すように、このスリット２３ａの表面
に開口窓２５ａを形成する。
テン層２４が成長すると、この層間膜２３を位置合わせ
マークとして用いることが困難になるので、全面にレジ
スト膜２５を形成し、フォトリソグラフィ技術を用いて
第３図（Ｃ）に示すように、このスリット２３ａの表面
に開口窓２５ａを形成する。
ついで第３図（ｄ）に示すよ・）に、このレジスト膜２
５をマスクとして層間膜２３のスリン） ２３ａの間の
タングステン層２４をエツチングして除去し、レジスト
ｌり２５も除去する。
５をマスクとして層間膜２３のスリン） ２３ａの間の
タングステン層２４をエツチングして除去し、レジスト
ｌり２５も除去する。
最後に第３図（ｅ）に示すように全面に層間絶縁膜２Ｇ
を形成し、フォトリソグラフィー技術を用いて窓開けし
てアルミニウム電極２７を形成する。
を形成し、フォトリソグラフィー技術を用いて窓開けし
てアルミニウム電極２７を形成する。
このようにして眉間膜２３のスリット２３ａに形成され
ているタングステン！２４を除去すれば、層間膜２３を
位置合わせマークとして用いることが可能となる。
ているタングステン！２４を除去すれば、層間膜２３を
位置合わせマークとして用いることが可能となる。
（発明が解決しようとする課題〕
以上説明した従来の半導体装置の製造方法においては、
スリットにタングステン層が成長されていると、層間膜
を位置合わせマークとして用いる場合に位置合わせマー
クが読みにくくなるという問題点があり、スリットにタ
ングステン層が成長されていない層間膜を位置合わせマ
ークとして用いるためには、多くの工程が必要であり、
この処理工程において平坦化に用いたタングステン層の
表面がレジストによって変質し、その表面に形成するア
ルミニウム電極とのコンタクト不良が発生ずるという問
題点があった。
スリットにタングステン層が成長されていると、層間膜
を位置合わせマークとして用いる場合に位置合わせマー
クが読みにくくなるという問題点があり、スリットにタ
ングステン層が成長されていない層間膜を位置合わせマ
ークとして用いるためには、多くの工程が必要であり、
この処理工程において平坦化に用いたタングステン層の
表面がレジストによって変質し、その表面に形成するア
ルミニウム電極とのコンタクト不良が発生ずるという問
題点があった。
本発明は以上のような状況から、層間膜にスリットを形
成し２て構成した位置合わせマークを、後工程の電極形
成に支障なきよう簡単かつ容易に形成することが可能な
半導体装置の製造方法の提供を目的としたものである。
成し２て構成した位置合わせマークを、後工程の電極形
成に支障なきよう簡単かつ容易に形成することが可能な
半導体装置の製造方法の提供を目的としたものである。
め込み材料が選択成長しない層の表面に形成するよう構
成する。
成する。
〔作用］
即ち本発明においては、半導体装置の製造工程において
位置合わせに用いる位置合わせマークを構成するスリン
Ｉ・を有する層間膜を、半導体素子の平坦化に用いる埋
め込み材料が選択成長しない層の表面に形成するから、
この層間膜のスリットには埋め込み材料が選択成長しな
いので、スリン１−内の埋め込み材料をエツチングする
工程を必要とせず、このスリンｌ〜を有する層間膜を位
置合わせマークとして用いることが可能となる。
位置合わせに用いる位置合わせマークを構成するスリン
Ｉ・を有する層間膜を、半導体素子の平坦化に用いる埋
め込み材料が選択成長しない層の表面に形成するから、
この層間膜のスリットには埋め込み材料が選択成長しな
いので、スリン１−内の埋め込み材料をエツチングする
工程を必要とせず、このスリンｌ〜を有する層間膜を位
置合わせマークとして用いることが可能となる。
本発明の半導体装置の製造方法は、半導体装置の製造工
程において位置合わせに用いる位置合わせマークを具備
する半導体装置の製造方法において、この位置合わせマ
ークを構成するスリットを有する層間膜を、半導体素子
の平坦化に用いる埋〔実施例〕 以下第１図により本発明による一実施例を、第２図によ
り本発明による他の実施例を工程順に詳細に説明する。
程において位置合わせに用いる位置合わせマークを具備
する半導体装置の製造方法において、この位置合わせマ
ークを構成するスリットを有する層間膜を、半導体素子
の平坦化に用いる埋〔実施例〕 以下第１図により本発明による一実施例を、第２図によ
り本発明による他の実施例を工程順に詳細に説明する。
第１図に示ず実施例ば、層間膜３をフィール１ζ酸化膜
２の表面に形成した実施例である。
２の表面に形成した実施例である。
まず第１図（ａ）に示すように、フィールド酸化膜２を
形成した半導体基板】の全面にボロンガラス或いは燐ガ
ラスからなる膜厚５，０００人の層間膜３を形成する。
形成した半導体基板】の全面にボロンガラス或いは燐ガ
ラスからなる膜厚５，０００人の層間膜３を形成する。
つぎに第１図［有］）に示すように、レジスト膜を用い
るフォトリソグラフィー技術を用いて層間膜３に位置合
わせマークとなるスリット３ａをエツチングにより形成
基る。
るフォトリソグラフィー技術を用いて層間膜３に位置合
わせマークとなるスリット３ａをエツチングにより形成
基る。
ついで第１１１ＡＩ（Ｃ）に示すように、スパッタ法に
より選択的に膜厚３．ｏｏｏ人のタングステン層４を形
成する。
より選択的に膜厚３．ｏｏｏ人のタングステン層４を形
成する。
このようにフィールド酸化膜２の表面に層間膜３とスリ
ット３ａからなる位置合わゼマークを形成し、タングス
テン層４を選択的に形成するとフィルド酸化膜２の表面
にはタングステン層４が形成されないので、位置合わせ
マークとして容易に読み取ることが可能となる。
ット３ａからなる位置合わゼマークを形成し、タングス
テン層４を選択的に形成するとフィルド酸化膜２の表面
にはタングステン層４が形成されないので、位置合わせ
マークとして容易に読み取ることが可能となる。
第２図に示す実施例は、層間膜１３を下層層間膜１２の
表面に形成した実施例である。
表面に形成した実施例である。
まず第２図（ａ）に示すように、ボロンガラス或いは燐
ガラスからなる膜厚５．０００人の下層層間膜】２が形
成されている半導体基板１の表面に燐ガラス等からなる
膜厚５，０００人の層間膜１３を形成する。
ガラスからなる膜厚５．０００人の下層層間膜】２が形
成されている半導体基板１の表面に燐ガラス等からなる
膜厚５，０００人の層間膜１３を形成する。
つぎに第２図（ｂ）に示すように、レジスト膜を用いる
フォトリソグラフィー技術を用いて層間膜１３に位置合
わせマークとなるスリンｈ１．３ａをエツチングにより
形成する。
フォトリソグラフィー技術を用いて層間膜１３に位置合
わせマークとなるスリンｈ１．３ａをエツチングにより
形成する。
ついで第２図（Ｃ）に示すように、スパック法により選
択的に膜厚３ 、０００人のタングステン層１４を形成
する。
択的に膜厚３ 、０００人のタングステン層１４を形成
する。
このように下層層間膜１２の表面に層間膜１３とスリン
Ｉｉ、３ａからなる位置合わせマークを形成し、タング
ステン層１４を選択的に形成すると下層層間膜１２の表
面にはタングステン層１４が形成されないので、位置合
わせマークとして容易に読み取ることが可能となる。
Ｉｉ、３ａからなる位置合わせマークを形成し、タング
ステン層１４を選択的に形成すると下層層間膜１２の表
面にはタングステン層１４が形成されないので、位置合
わせマークとして容易に読み取ることが可能となる。
以上の説明から明らかなように本発明によれば、半導体
素子の平坦化に用いる埋め込み材料が位置合わせマーク
のスリント内に形成されるのを防止することができ、位
置合わせマークを極めて明瞭に識別することが可能とな
るので、精度の高い半導体装置の製造を行うことが可能
となる利点があり、著しい経済的及び、信頼性向」−の
効果が期待できる半導体装置の製造方法の提供が可能と
なる。
素子の平坦化に用いる埋め込み材料が位置合わせマーク
のスリント内に形成されるのを防止することができ、位
置合わせマークを極めて明瞭に識別することが可能とな
るので、精度の高い半導体装置の製造を行うことが可能
となる利点があり、著しい経済的及び、信頼性向」−の
効果が期待できる半導体装置の製造方法の提供が可能と
なる。
４．１４ はタングステン層、
１２は下層層間膜、
を示ず。
Claims (1)
- 【特許請求の範囲】 半導体装置の製造工程において位置合わせに用いる位
置合わせマークを具備する半導体装置の製造方法におい
て、 前記位置合わせマークを構成するスリット（３ａ）を有
する層間膜（３）を、半導体素子の平坦化に用いる埋め
込み材料が選択成長しない層（２、１２）の表面に形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16343590A JPH0453230A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16343590A JPH0453230A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453230A true JPH0453230A (ja) | 1992-02-20 |
Family
ID=15773840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16343590A Pending JPH0453230A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-06-20 JP JP16343590A patent/JPH0453230A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6334977A (ja) | 自己整合ケイ素層を有するｅ↑２ｐｒｏｍ不揮発性メモリセルと関連トランジスタを含む構造体の製造方法 | |
| JPS58210634A (ja) | 半導体装置の製造方法 | |
| US5286673A (en) | Method for forming position alignment marks in a manufacturing SOI device | |
| CA1294717C (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| JPH0453230A (ja) | 半導体装置の製造方法 | |
| JPH02189981A (ja) | 半導体装置及びその製造法 | |
| JPS59168640A (ja) | 半導体装置の製造方法 | |
| JPH0290511A (ja) | 半導体装置 | |
| JPS6035825B2 (ja) | 半導体装置の製造方法 | |
| JP2000311852A (ja) | 半導体装置の作製方法 | |
| JP2872298B2 (ja) | 半導体装置の製造方法 | |
| JPH02102516A (ja) | 半導体装置の製造方法 | |
| JPS59175124A (ja) | 半導体装置の製造方法 | |
| JPS60217645A (ja) | 半導体装置の製造方法 | |
| JPH02113566A (ja) | 半導体集積回路 | |
| JPH03214760A (ja) | 半導体装置 | |
| JPS60137067A (ja) | 半導体装置の製造方法 | |
| JPS59163838A (ja) | 半導体装置の製造方法 | |
| JPH0567611A (ja) | 半導体装置及びその製造方法 | |
| JPS61115360A (ja) | ジヨセフソン集積回路の作製方法 | |
| JPH04290419A (ja) | 半導体装置の製造方法 | |
| JPS58135651A (ja) | 半導体装置の製造方法 | |
| JPS63172445A (ja) | 多層配線の形成方法 | |
| JPS63128740A (ja) | 半導体集積回路の高抵抗配線の製造方法 | |
| JPS6246545A (ja) | 半導体装置の製造方法 |