JPH02102544A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02102544A JPH02102544A JP25777188A JP25777188A JPH02102544A JP H02102544 A JPH02102544 A JP H02102544A JP 25777188 A JP25777188 A JP 25777188A JP 25777188 A JP25777188 A JP 25777188A JP H02102544 A JPH02102544 A JP H02102544A
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- JP
- Japan
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- gate
- layer
- thin film
- metal
- metal thin
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は電界効果トランジスタに関するものである。
電界効果トランジスタ、ここではＧａＡｓ （ヒ化カリ
ウム）を用いた電界効果型トランジスタ（以下、ＧａＡ
ｓＦＥＴと称す。）を例に説明する。
ウム）を用いた電界効果型トランジスタ（以下、ＧａＡ
ｓＦＥＴと称す。）を例に説明する。
第２図は従来のＧａＡｓＦＥＴの断面図であり、次のよ
うな構成になっている。半絶縁性基板（５）と、その−
主面上に 形活性層（４）が形成されている。
うな構成になっている。半絶縁性基板（５）と、その−
主面上に 形活性層（４）が形成されている。
活性層（４）の上にソース電極（２）及びドレイン電極
（３）が形成されており、画電極＋２１ ＋３１の間に
ゲート電極（１）が位置している。図中、符号Ｉｌｌで
示した寸法はゲート長と称し、この寸法がＧａＡｓＦＥ
Ｔの性能に太き（影響する。
（３）が形成されており、画電極＋２１ ＋３１の間に
ゲート電極（１）が位置している。図中、符号Ｉｌｌで
示した寸法はゲート長と称し、この寸法がＧａＡｓＦＥ
Ｔの性能に太き（影響する。
ＧａＡｓＦＥＴはマイクロ波領域において、小信号およ
び電力用増巾器あるいは発振器などに利用されて右り、
このＧａＡｓ ＦＥＴの性能は主としてそのゲート長に
より左右され、ゲート長を短くすることがその要点の１
つとなっている。そして、このゲート電極は一般に光を
用いた密着露光−すなわち、フォトリングラフ法、電子
ビーム露光法、Ｘ線リングラフィ法などにより形成され
るが、量産性を考慮するとき、通常はフォトリングラフ
ィ法を採用している。
び電力用増巾器あるいは発振器などに利用されて右り、
このＧａＡｓ ＦＥＴの性能は主としてそのゲート長に
より左右され、ゲート長を短くすることがその要点の１
つとなっている。そして、このゲート電極は一般に光を
用いた密着露光−すなわち、フォトリングラフ法、電子
ビーム露光法、Ｘ線リングラフィ法などにより形成され
るが、量産性を考慮するとき、通常はフォトリングラフ
ィ法を採用している。
そして、このフォトリングラフィ法ではゲート長の形成
は０．５μｍ程度が限界とされている。
は０．５μｍ程度が限界とされている。
この発明は従来のフォトリングラフィ法を用いてゲート
長を０．５μｍ以下を実現するためになされたもので、
従来の方法ではゲート長を細くするとゲート電極の断面
が小さくなり電気抵抗が大きくなってＧａＡｓＦＥＴの
性能を劣化させるが−この発明はゲート電気抵抗を大き
くすることなくゲート長を細くすることを目的とするも
のである。
長を０．５μｍ以下を実現するためになされたもので、
従来の方法ではゲート長を細くするとゲート電極の断面
が小さくなり電気抵抗が大きくなってＧａＡｓＦＥＴの
性能を劣化させるが−この発明はゲート電気抵抗を大き
くすることなくゲート長を細くすることを目的とするも
のである。
この発明はゲート金属層を２種類以上の異なる金属で構
成し、通常のフォトリングラフィ法でゲート電極を形成
した後、 ＧａＡｓ面に接した金属層のみをエツチング
等の方法で細くし、丁字形のゲート電極を実現する。
成し、通常のフォトリングラフィ法でゲート電極を形成
した後、 ＧａＡｓ面に接した金属層のみをエツチング
等の方法で細くし、丁字形のゲート電極を実現する。
この発明によるゲート電極はＧａＡｓ面と接する金属層
は細くなり一細いショトキ−接合面が実現でき実効的に
細いゲートが実現され、又、この金属層の上方に位置す
る金属は太いため電気抵抗は従来の値と大差がなく、低
抵抗ゲート電極が実現される。
は細くなり一細いショトキ−接合面が実現でき実効的に
細いゲートが実現され、又、この金属層の上方に位置す
る金属は太いため電気抵抗は従来の値と大差がなく、低
抵抗ゲート電極が実現される。
第１図はこの発明の一実施例を示すＧａＡｓ ＦＥＴの
断面図で、図中符号（６Ｌ （７）、 ＋８１はこの発
明の要部をなすゲート電極をなす金属薄膜層である。な
お、図中符号（２）〜（５）は前記従来のものと同一に
つき説明は省略する。通常の蒸着又はスパッタ法で金属
薄膜層（６）、（７）、（８）を形成し、その後フォト
リングラフィ法でゲート電極を作成する。金属薄膜層（
６）はＧａＡｓと接し、ショトキ−接合を形成する金属
である。例えば金属薄膜Ｒ＋６１はＡＩ、金属薄膜層（
８）はＡｕ、金属薄膜層（７）はＡＩとＡｕの反応を防
止するバリアメタル（ＮｉｏｒＭｏ ）である。ＡＩの
みをエツチングする溶液を用い金属薄膜層（６）の（９
）の部分をエツチングする。上層の金属薄膜層（７）、
（８）はエツチングされないため丁字形ゲート電極が実
現される。また、この時金属薄膜層（６）の厚みを金属
薄膜層（８）又は（７）層＋（８）層より十分に薄くし
て置けば、ゲート電極の断面層は従来の場合と大差がな
くゲート抵抗も従来と変らない。
断面図で、図中符号（６Ｌ （７）、 ＋８１はこの発
明の要部をなすゲート電極をなす金属薄膜層である。な
お、図中符号（２）〜（５）は前記従来のものと同一に
つき説明は省略する。通常の蒸着又はスパッタ法で金属
薄膜層（６）、（７）、（８）を形成し、その後フォト
リングラフィ法でゲート電極を作成する。金属薄膜層（
６）はＧａＡｓと接し、ショトキ−接合を形成する金属
である。例えば金属薄膜Ｒ＋６１はＡＩ、金属薄膜層（
８）はＡｕ、金属薄膜層（７）はＡＩとＡｕの反応を防
止するバリアメタル（ＮｉｏｒＭｏ ）である。ＡＩの
みをエツチングする溶液を用い金属薄膜層（６）の（９
）の部分をエツチングする。上層の金属薄膜層（７）、
（８）はエツチングされないため丁字形ゲート電極が実
現される。また、この時金属薄膜層（６）の厚みを金属
薄膜層（８）又は（７）層＋（８）層より十分に薄くし
て置けば、ゲート電極の断面層は従来の場合と大差がな
くゲート抵抗も従来と変らない。
このようにして、低ゲート抵抗でかつショトキ−接合の
小さい一つまり実効ゲート長の粗いゲート電極が実現さ
れる。
小さい一つまり実効ゲート長の粗いゲート電極が実現さ
れる。
なお、上記実施例では金属薄膜層を３層とした場合につ
いて説明したが、２層でも又３層以上でも可能である。
いて説明したが、２層でも又３層以上でも可能である。
又、ＧａＡｓＦＥＴの場合について説明したが、他の半
導体材料素子（例えばＩｎＰ ）でも又半導体集積回路
の場合でも適用が可能である。
導体材料素子（例えばＩｎＰ ）でも又半導体集積回路
の場合でも適用が可能である。
以上のようにこの発明によれば、低ゲート抵抗でかつ短
ゲート電極が容易に形成され、高周波特性の優れた半導
体装置が安価に実現できる効果がある。
ゲート電極が容易に形成され、高周波特性の優れた半導
体装置が安価に実現できる効果がある。
第１図はこの発明のＧａＡｓ ＦＥＴの断面図、第２図
は従来のＧａＡｓＦＥＴの断面図を示す。 図中、（２）はソース電極、（３）はドレイン電極、（
４）は活性層−（５）はＧａＡｓ基板、（６）はＧａＡ
ｓとショトキ−接合を形成する金属薄膜層（例えばＡＩ
）、（７）−（８）は金属薄膜層（６）の上に形成され
た金属薄膜層（６）と異なる金属薄膜層、（９）はエツ
チングにより除去された部分、Ｑｌはゲート長である。 なお、図中、同一符号は同一、または相当部分を示す。
は従来のＧａＡｓＦＥＴの断面図を示す。 図中、（２）はソース電極、（３）はドレイン電極、（
４）は活性層−（５）はＧａＡｓ基板、（６）はＧａＡ
ｓとショトキ−接合を形成する金属薄膜層（例えばＡＩ
）、（７）−（８）は金属薄膜層（６）の上に形成され
た金属薄膜層（６）と異なる金属薄膜層、（９）はエツ
チングにより除去された部分、Ｑｌはゲート長である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- ＧａＡｓ活性層表面にゲート電極、ソース電極及びドレ
イン電極を有する電界効果トランジスタ、又は半導体集
積回路において、ゲート電極層を２種類以上の積層金属
薄膜層により形成し、ＧａＡｓ活性層表面に接するゲー
ト金属層を選択的にエッチングし、このゲート金属薄膜
層をゲート金属の上方に積層された金属薄膜層より細く
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25777188A JPH02102544A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25777188A JPH02102544A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102544A true JPH02102544A (ja) | 1990-04-16 |
Family
ID=17310873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25777188A Pending JPH02102544A (ja) | 1988-10-12 | 1988-10-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459087A (en) * | 1992-08-03 | 1995-10-17 | Nec Corporation | Method of fabricating a multi-layer gate electrode with annealing step |
| JP2015099865A (ja) * | 2013-11-20 | 2015-05-28 | 三菱電機株式会社 | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216483A (ja) * | 1985-03-22 | 1986-09-26 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS61216484A (ja) * | 1985-03-22 | 1986-09-26 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS63193570A (ja) * | 1987-02-06 | 1988-08-10 | Sharp Corp | 半導体装置の製造方法 |
-
1988
- 1988-10-12 JP JP25777188A patent/JPH02102544A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216483A (ja) * | 1985-03-22 | 1986-09-26 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS61216484A (ja) * | 1985-03-22 | 1986-09-26 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS63193570A (ja) * | 1987-02-06 | 1988-08-10 | Sharp Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459087A (en) * | 1992-08-03 | 1995-10-17 | Nec Corporation | Method of fabricating a multi-layer gate electrode with annealing step |
| JP2015099865A (ja) * | 2013-11-20 | 2015-05-28 | 三菱電機株式会社 | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
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