JPH07107906B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07107906B2 JPH07107906B2 JP62275469A JP27546987A JPH07107906B2 JP H07107906 B2 JPH07107906 B2 JP H07107906B2 JP 62275469 A JP62275469 A JP 62275469A JP 27546987 A JP27546987 A JP 27546987A JP H07107906 B2 JPH07107906 B2 JP H07107906B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- gate electrode
- metal layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関し、特にGaAs・ME
SFETおよびそれを用いた集積回路に使用されるものであ
る。
SFETおよびそれを用いた集積回路に使用されるものであ
る。
（従来の技術） この種の半導体装置の従来例を第２図に示す。図中１は
GaAs基板（半絶縁性基板）、２はＮ型層、31はソース電
極となるオーミックメタル、32はドレイン電極となるオ
ーミックメタル、４はゲート電極となるショットキーメ
タルである。
GaAs基板（半絶縁性基板）、２はＮ型層、31はソース電
極となるオーミックメタル、32はドレイン電極となるオ
ーミックメタル、４はゲート電極となるショットキーメ
タルである。
この半導体装置の従来の作り方は、反絶縁性基板１上に
Ｎ層２を成長させ、メサエッチングを行って所望の部分
だけ残し、ソース、ドレイン電極（31、32）を、AuGe/P
tのリフトオフ法で形成し、熱処理を行い、ゲートのパ
ターニングを行い、リセスエッチングし、その後ゲート
電極４をリフトオフ法で形成し、電極31、32にパッドメ
タルを接続し、GaAs・MESFETを形成する。
Ｎ層２を成長させ、メサエッチングを行って所望の部分
だけ残し、ソース、ドレイン電極（31、32）を、AuGe/P
tのリフトオフ法で形成し、熱処理を行い、ゲートのパ
ターニングを行い、リセスエッチングし、その後ゲート
電極４をリフトオフ法で形成し、電極31、32にパッドメ
タルを接続し、GaAs・MESFETを形成する。
このMESFETは、ゲート電極４とＮ型層２間のショットキ
ー接合で、ゲート電極４の下に形成される空乏層を制御
し、ゲート入力に応じたソース、ドレイン間電流を取り
出すことにより、増幅作用等を行わせるものである。
ー接合で、ゲート電極４の下に形成される空乏層を制御
し、ゲート入力に応じたソース、ドレイン間電流を取り
出すことにより、増幅作用等を行わせるものである。
（発明が解決しようとする問題点） 上記従来のものは、特性を良くするため、ゲート電極４
の幅を極力小に、ソース側とドレイン側のＮ層２の厚み
が小の部分の幅を極力小にして、抵抗小となるようにし
ていたが、ゲート電極４をマスク合わせで形成するた
め、歩留が悪かった。また電子ビーム露光装置を使うと
上記の条件は改善されるが、この装置は、高価でスルー
プットが悪く、使用できるレジストの種類が制限される
という欠点があった。またリフトオフ法を用いるため、
メタル蒸着やレジストの条件に厳しい制限があった。ま
たリフトオフ法ではメタルを厚くできないので、ゲート
抵抗が高くなるという欠点があった。
の幅を極力小に、ソース側とドレイン側のＮ層２の厚み
が小の部分の幅を極力小にして、抵抗小となるようにし
ていたが、ゲート電極４をマスク合わせで形成するた
め、歩留が悪かった。また電子ビーム露光装置を使うと
上記の条件は改善されるが、この装置は、高価でスルー
プットが悪く、使用できるレジストの種類が制限される
という欠点があった。またリフトオフ法を用いるため、
メタル蒸着やレジストの条件に厳しい制限があった。ま
たリフトオフ法ではメタルを厚くできないので、ゲート
抵抗が高くなるという欠点があった。
本発明は上記実情に鑑みてなさされたもので、従来の技
術ではゲートの位置決めを機械精度に頼っていたのを、
それをセルフアライメントで行い、かつ特性の良いゲー
トの微細パターンを形成できるようにすることにより、
従来の問題点を一掃しようとするものである。
術ではゲートの位置決めを機械精度に頼っていたのを、
それをセルフアライメントで行い、かつ特性の良いゲー
トの微細パターンを形成できるようにすることにより、
従来の問題点を一掃しようとするものである。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、化合物半導体基板上に或る導電型の半導体層
を設け、該半導体層の表面部にオーミックメタル層を設
け、該メタル層の、ソース、ドレイン間に、前記メタル
層を貫通し前記半導体層に達する凹部を設け、この凹部
を含む上面に絶縁膜を設け、異方性ドライエッチングに
より前記凹部の側壁のみに前記絶縁膜を残し、この工程
によって前記凹部の側壁のみに残った絶縁膜によって画
定された開口部が、ゲート電極形成用の、Ti、Pt、Auを
この順に積層した多層メタル層で埋まるように、該開口
部を含む上面に該多層メタル層を設けることにより、該
多層メタル層と前記開口部に露出した半導体層との間で
ショットキー接合を形成し、前記半導体層の表面と垂直
な方向に対し角度を持つ方向からイオンビームを照射し
て、前記ショットキー接合が形成された前記開口部のTi
およびそれ以外のTiを残しかつ前記開口部のみに前記多
層メタル層を残すようにエッチングすることにより、前
記開口部に該多層メタル層よりなるゲート電極を形成
し、このゲート電極が形成された前記開口部以外に残る
Tiをエッチング除去することを特徴とする半導体装置の
製造方法である。
を設け、該半導体層の表面部にオーミックメタル層を設
け、該メタル層の、ソース、ドレイン間に、前記メタル
層を貫通し前記半導体層に達する凹部を設け、この凹部
を含む上面に絶縁膜を設け、異方性ドライエッチングに
より前記凹部の側壁のみに前記絶縁膜を残し、この工程
によって前記凹部の側壁のみに残った絶縁膜によって画
定された開口部が、ゲート電極形成用の、Ti、Pt、Auを
この順に積層した多層メタル層で埋まるように、該開口
部を含む上面に該多層メタル層を設けることにより、該
多層メタル層と前記開口部に露出した半導体層との間で
ショットキー接合を形成し、前記半導体層の表面と垂直
な方向に対し角度を持つ方向からイオンビームを照射し
て、前記ショットキー接合が形成された前記開口部のTi
およびそれ以外のTiを残しかつ前記開口部のみに前記多
層メタル層を残すようにエッチングすることにより、前
記開口部に該多層メタル層よりなるゲート電極を形成
し、このゲート電極が形成された前記開口部以外に残る
Tiをエッチング除去することを特徴とする半導体装置の
製造方法である。
すなわち本発明は、異方性ドライエッチングで上記凹部
の側壁にのみ絶縁膜を残し（セルフアライメント）、こ
の絶縁膜で覆われた凹部内にゲート電極を設けるように
することにより、ソース、ゲート、ドレインの間隔が一
定かつ小にでき、ゲート電極厚を大にでき、特性の良い
MESFETが得られるようにしたものである。
の側壁にのみ絶縁膜を残し（セルフアライメント）、こ
の絶縁膜で覆われた凹部内にゲート電極を設けるように
することにより、ソース、ゲート、ドレインの間隔が一
定かつ小にでき、ゲート電極厚を大にでき、特性の良い
MESFETが得られるようにしたものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例を説明するための断面図、第３図は同実施
例の工程説明図である。これらの図に示すごとく、半絶
縁性GaAs基板11上に、Ｎ型層12を0.5μｍエピタキシャ
ル成長させたウエハを用いる（第３図（ａ））。該ウエ
ハの全面に、AuGe（Au中にGeが５％含有）を厚さ2000オ
ングストローム、その上にNi（Ptでも可）を300オング
ストローム設けたオーミックメタル13（131はソース電
極、132はドレイン電極となる）を被着する。そして、
Ｎ型層12とメタル13との密着性をよくするため、430
℃、５分間水素中で熱処理を施した後、ソース、ドレイ
ン間2.5μｍ抜きのパターニングを施し、イオンビーム
エッチングでオーミックメタル13とＮ型層12とを、深さ
0.3μｍくらいエッチングして凹部20を形成する（第３
図（ｂ）、（ｃ））。次に第３（ｄ）に示すごとくプラ
ズマSiO2膜14を1.1μｍ被着して、これを、第３図
（ｅ）に示すごとく反応性イオンエッチング（異方性ド
ライエッチング）で、基板面に対し垂直にエッチングす
る。これにより、基板11上の層の凹部20の側壁にのみプ
ラズマSiO2膜14が残り、その側壁のみに残ったプラズマ
SiO2膜14によって画定された開口部によってゲート部20
aが形成される。次にスパッタ法により、Ti 2000オン
グストローム、Pt 500オングストローム、Au 5000オ
ングストロームを、この順に全面に被着して３層メタル
15aを得る。これを、イオンビーム21により、基板11に
垂直な方向に対して30度の角度でエッチングすると（第
３図（ｆ））、ゲート部20aを除く、電極131、132上のA
u、Ptは除去されてしまう（第３図（ｇ））。この時ゲ
ート部20a以外では、Tiのエッチングレートは低いの
で、Ti151は全面に残って、エッチングのストッパ材の
役目をしている。そこでこのTi151をフッ化アンモニウ
ムでエッチングして、ゲート部20a以外のTi151を除去し
て、ゲート部20aのみにTi15を残すと、３層のショット
キーゲート電極15が形成される（第３図（ｈ））。その
後、GaAs基板11上のＮ型層12の不要部（この不要部の一
例を、符号22として概念的に示す）をメサエッチングし
て、Ｎ型層12の動作に必要な部分のみ残す。なお不要部
（メサエッチング部分）22は、例えば素子の外周側で不
要なＮ型層12を、GaAs基板11に達するまでメサエッチン
グし去ることにより、外周側の不要なＮ型層12を介して
ソース電極131、ドレイン電極132、ゲート電極15の相互
間などが電気的につながるのを防止するために施され
る。その後、第３図（ｉ）に示すごとく、電極131、1
32、15用の各パッドメタル231〜233を形成して、GaAs・
MESFETを得るものである。なお、第３図（ｉ）は平面的
にみた図である。
図は同実施例を説明するための断面図、第３図は同実施
例の工程説明図である。これらの図に示すごとく、半絶
縁性GaAs基板11上に、Ｎ型層12を0.5μｍエピタキシャ
ル成長させたウエハを用いる（第３図（ａ））。該ウエ
ハの全面に、AuGe（Au中にGeが５％含有）を厚さ2000オ
ングストローム、その上にNi（Ptでも可）を300オング
ストローム設けたオーミックメタル13（131はソース電
極、132はドレイン電極となる）を被着する。そして、
Ｎ型層12とメタル13との密着性をよくするため、430
℃、５分間水素中で熱処理を施した後、ソース、ドレイ
ン間2.5μｍ抜きのパターニングを施し、イオンビーム
エッチングでオーミックメタル13とＮ型層12とを、深さ
0.3μｍくらいエッチングして凹部20を形成する（第３
図（ｂ）、（ｃ））。次に第３（ｄ）に示すごとくプラ
ズマSiO2膜14を1.1μｍ被着して、これを、第３図
（ｅ）に示すごとく反応性イオンエッチング（異方性ド
ライエッチング）で、基板面に対し垂直にエッチングす
る。これにより、基板11上の層の凹部20の側壁にのみプ
ラズマSiO2膜14が残り、その側壁のみに残ったプラズマ
SiO2膜14によって画定された開口部によってゲート部20
aが形成される。次にスパッタ法により、Ti 2000オン
グストローム、Pt 500オングストローム、Au 5000オ
ングストロームを、この順に全面に被着して３層メタル
15aを得る。これを、イオンビーム21により、基板11に
垂直な方向に対して30度の角度でエッチングすると（第
３図（ｆ））、ゲート部20aを除く、電極131、132上のA
u、Ptは除去されてしまう（第３図（ｇ））。この時ゲ
ート部20a以外では、Tiのエッチングレートは低いの
で、Ti151は全面に残って、エッチングのストッパ材の
役目をしている。そこでこのTi151をフッ化アンモニウ
ムでエッチングして、ゲート部20a以外のTi151を除去し
て、ゲート部20aのみにTi15を残すと、３層のショット
キーゲート電極15が形成される（第３図（ｈ））。その
後、GaAs基板11上のＮ型層12の不要部（この不要部の一
例を、符号22として概念的に示す）をメサエッチングし
て、Ｎ型層12の動作に必要な部分のみ残す。なお不要部
（メサエッチング部分）22は、例えば素子の外周側で不
要なＮ型層12を、GaAs基板11に達するまでメサエッチン
グし去ることにより、外周側の不要なＮ型層12を介して
ソース電極131、ドレイン電極132、ゲート電極15の相互
間などが電気的につながるのを防止するために施され
る。その後、第３図（ｉ）に示すごとく、電極131、1
32、15用の各パッドメタル231〜233を形成して、GaAs・
MESFETを得るものである。なお、第３図（ｉ）は平面的
にみた図である。
以上の方法により、第１図のプラズマSiO2膜14によるセ
ルフアライメントで、ソース、ゲート、ドレインの間隔
Ａ、Ｂ、Ｃが一定となりかつこれらの間隔を短くできる
ので、ソース抵抗、ドレイン抵抗も減らすことができ、
MESFETの特性が良くなる。また、従来のリフトオフ法を
用いる場合より、ゲート電極15の厚みを大にできるの
で、ゲート抵抗を減らすことができる。また本発明で
は、微細な加工ができるので、微細パターン用の特殊な
リソグラフィを用いることなく、0.4μｍの太さのゲー
トパターンが形成できた。本方法で、特にソース間隔Ａ
とゲート間隔Ｂが小さくできたので、高周波測定により
12GHzで、雑音指数NF＝1.4dB、利得Ｇ＝9dBの値が得ら
れた。
ルフアライメントで、ソース、ゲート、ドレインの間隔
Ａ、Ｂ、Ｃが一定となりかつこれらの間隔を短くできる
ので、ソース抵抗、ドレイン抵抗も減らすことができ、
MESFETの特性が良くなる。また、従来のリフトオフ法を
用いる場合より、ゲート電極15の厚みを大にできるの
で、ゲート抵抗を減らすことができる。また本発明で
は、微細な加工ができるので、微細パターン用の特殊な
リソグラフィを用いることなく、0.4μｍの太さのゲー
トパターンが形成できた。本方法で、特にソース間隔Ａ
とゲート間隔Ｂが小さくできたので、高周波測定により
12GHzで、雑音指数NF＝1.4dB、利得Ｇ＝9dBの値が得ら
れた。
ところで、Tiは半導体層との密着性に優れ、Auは抵抗が
小さく、PtはTiとAuとを良好に結合するため、この３層
構造がゲート電極として好ましい。また、このゲート電
極をイオンビームエッチングで得るとき、エッチングで
除去される部分の上記３層金属層の下の層は、上記イオ
ンビームで損傷されないように保護されることが好まし
い。しかして本発明では、斜め方向のイオンビームエッ
チングで、Tiを残してこれの下層が削らないようにスト
ッパの役目をさせ、ゲート電極のみ３層構造として形成
され、かつそれ以外の部分はTiに保護されて良好な半導
体装置が得られるものである。
小さく、PtはTiとAuとを良好に結合するため、この３層
構造がゲート電極として好ましい。また、このゲート電
極をイオンビームエッチングで得るとき、エッチングで
除去される部分の上記３層金属層の下の層は、上記イオ
ンビームで損傷されないように保護されることが好まし
い。しかして本発明では、斜め方向のイオンビームエッ
チングで、Tiを残してこれの下層が削らないようにスト
ッパの役目をさせ、ゲート電極のみ３層構造として形成
され、かつそれ以外の部分はTiに保護されて良好な半導
体装置が得られるものである。
［発明の効果］ 以上説明したごとく本発明によれば、ソース、ゲート、
ドレインの間隔が一定かつ小にでき、ゲート電極厚を大
にでき、ゲート電極の電気的、機械的特性に優れ、また
斜め方向のイオンビームエッチング時に、Tiを残してこ
れの下の層が削られないようにストッパの役目をさせ
て、ゲート電極のみ３層構造として形成され、それ以外
の部分はTiに保護されるようにしたため、優れたMESFET
が得られるなどの利点が得られるものである。
ドレインの間隔が一定かつ小にでき、ゲート電極厚を大
にでき、ゲート電極の電気的、機械的特性に優れ、また
斜め方向のイオンビームエッチング時に、Tiを残してこ
れの下の層が削られないようにストッパの役目をさせ
て、ゲート電極のみ３層構造として形成され、それ以外
の部分はTiに保護されるようにしたため、優れたMESFET
が得られるなどの利点が得られるものである。
第１図は本発明の一実施例の説明図、第２図は従来のME
SFETを得るための説明図、第３図は第１図の実施例の工
程説明図である。 11……GaAs基板、12……Ｎ型層、 13……オーミックメタル、131……ソース電極、 132……ドレイン電極、14……プラズマSiO2、 15……ショットキーメタル（ゲート電極）、 20……凹部。
SFETを得るための説明図、第３図は第１図の実施例の工
程説明図である。 11……GaAs基板、12……Ｎ型層、 13……オーミックメタル、131……ソース電極、 132……ドレイン電極、14……プラズマSiO2、 15……ショットキーメタル（ゲート電極）、 20……凹部。
Claims (1)
- 【請求項１】化合物半導体基板上に或る導電型の半導体
層を設ける工程と、 該半導体層の表面部にオーミックメタル層を設ける工程
と、 該メタル層の、ソース、ドレイン間に、前記メタル層を
貫通し前記半導体層に達する凹部を設け、この凹部を含
む上面に絶縁膜を設ける工程と、 異方性ドライエッチングにより前記凹部の側壁のみに前
記絶縁膜を残す工程と、 この工程によって前記凹部の側壁のみに残った絶縁膜に
よって画定された開口部が、ゲート電極形成用の、Ti、
Pt、Auをこの順に積層した多層メタル層で埋まるよう
に、該開口部を含む上面に該多層メタル層を設けること
により、該多層メタル層と前記開口部に露出した半導体
層との間でショットキー接合を形成する工程と、 前記半導体層の表面と垂直な方向に対し角度を持つ方向
からイオンビームを照射して、前記ショットキー接合が
形成された前記開口部のTiおよびそれ以外のTiを残しか
つ前記開口部のみに前記多層メタル層を残すようにエッ
チングすることにより、前記開口部に該多層メタル層よ
りなるゲート電極を形成する工程と、 このゲート電極が形成された前記開口部以外に残るTiを
エッチング除去する工程と を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275469A JPH07107906B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275469A JPH07107906B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117366A JPH01117366A (ja) | 1989-05-10 |
| JPH07107906B2 true JPH07107906B2 (ja) | 1995-11-15 |
Family
ID=17555974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275469A Expired - Fee Related JPH07107906B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107906B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470967B2 (en) * | 2004-03-12 | 2008-12-30 | Semisouth Laboratories, Inc. | Self-aligned silicon carbide semiconductor devices and methods of making the same |
| US8368052B2 (en) | 2009-12-23 | 2013-02-05 | Intel Corporation | Techniques for forming contacts to quantum well transistors |
| JP6496149B2 (ja) * | 2015-01-22 | 2019-04-03 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251080A (ja) * | 1985-04-27 | 1986-11-08 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JPS6254476A (ja) * | 1985-09-02 | 1987-03-10 | Nippon Telegr & Teleph Corp <Ntt> | 横形電界効果トランジスタ及びその製法 |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
-
1987
- 1987-10-30 JP JP62275469A patent/JPH07107906B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117366A (ja) | 1989-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07107906B2 (ja) | 半導体装置の製造方法 | |
| CA1271850A (en) | Method for fabricating a field-effect transistor with a self-aligned gate | |
| JPH0472381B2 (ja) | ||
| US5483089A (en) | Electrically isolated MESFET | |
| JPH0260222B2 (ja) | ||
| JP2712340B2 (ja) | 半導体装置の製造方法 | |
| JP2837036B2 (ja) | ゲート電極の形成方法 | |
| JP2868771B2 (ja) | 電子ビーム露光用位置合せマークの形成方法 | |
| JP2825284B2 (ja) | 半導体装置の製造方法 | |
| JPS6057977A (ja) | シヨツトキゲ−ト型電界効果トランジスタの製造方法 | |
| JPS61240684A (ja) | シヨツトキ−型電界効果トランジスタ及びその製造方法 | |
| GB2064868A (en) | Schottky barrier gate field-effect transistor | |
| JPS6341078A (ja) | 半導体装置の製造方法 | |
| JPS6257264B2 (ja) | ||
| KR0163744B1 (ko) | T형 게이트 전극의 형성방법 | |
| JPS60244075A (ja) | Ｅ／ｄ構成集積回路の製造方法 | |
| JP2558766B2 (ja) | 半導体装置の製造方法 | |
| JPH05190573A (ja) | 半導体装置およびその製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JP2890527B2 (ja) | 半導体装置の製造方法 | |
| JPH02220449A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0653246A (ja) | 電界効果トランジスタの製法 | |
| JPS59114826A (ja) | 半導体装置の製造方法 | |
| JPH04372130A (ja) | 半導体装置の製造方法 | |
| JPH0226385B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |