JPH0362017B2 - - Google Patents
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- JPH0362017B2 JPH0362017B2 JP58128844A JP12884483A JPH0362017B2 JP H0362017 B2 JPH0362017 B2 JP H0362017B2 JP 58128844 A JP58128844 A JP 58128844A JP 12884483 A JP12884483 A JP 12884483A JP H0362017 B2 JPH0362017 B2 JP H0362017B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- gate
- pattern
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は小形化に伴うゲート抵抗の増加を抑制
した半導体装置の製造方法に関する。
した半導体装置の製造方法に関する。
(b) 技術の背景
半導体IC，LSIなでの半導体装置は電算機駆動
の主要要素であり、より高送に、より大量の情報
を処理するために高速動作と高集積化が要求され
ている。
の主要要素であり、より高送に、より大量の情報
を処理するために高速動作と高集積化が要求され
ている。
こゝで高速化のためには各素子間を繁ぐ配線間
距離を短くし信号の遅れを少くすることが必要で
あり、また高集積化のためには一つのチツプ上に
できるだけ多くの素子形成を行う必要があり必然
的に素子が小形化し高密度化している。然し素子
が小形化すると素子内における電極抵抗が増加す
ると云う問題がある。
距離を短くし信号の遅れを少くすることが必要で
あり、また高集積化のためには一つのチツプ上に
できるだけ多くの素子形成を行う必要があり必然
的に素子が小形化し高密度化している。然し素子
が小形化すると素子内における電極抵抗が増加す
ると云う問題がある。
本発明は電極パターン幅が減少すると特性が改
良される半導体装置について電極幅の減少による
抵抗増加を回避した電極形成方法に関するもので
ある。
良される半導体装置について電極幅の減少による
抵抗増加を回避した電極形成方法に関するもので
ある。
(c) 従来技術と問題点
電極パターン幅が狭い程特性が改良される例と
して電界効果トランジスタ（FET）のゲート電
極が知られている。すなわちソース・ドレイン間
の電圧（Vsd）とソース・ドレイン間の電流
（Isd）との静特性をゲート電圧（Vg）をパラメ
ータとしてとる場合、そのVg依存性はゲート電
極幅が狭くなる程顕著となる。そこで素子の小形
化と同時にFETの場合ゲート電極幅（以後ゲー
ト長Lgと云う）の減少が推進されている。然し
ゲート長Lgが減少するに従つてゲート抵抗Rgが
増加し高速化を妨げている。
して電界効果トランジスタ（FET）のゲート電
極が知られている。すなわちソース・ドレイン間
の電圧（Vsd）とソース・ドレイン間の電流
（Isd）との静特性をゲート電圧（Vg）をパラメ
ータとしてとる場合、そのVg依存性はゲート電
極幅が狭くなる程顕著となる。そこで素子の小形
化と同時にFETの場合ゲート電極幅（以後ゲー
ト長Lgと云う）の減少が推進されている。然し
ゲート長Lgが減少するに従つてゲート抵抗Rgが
増加し高速化を妨げている。
以下高電子移動度トランジスタの形成の場合を
例として問題点を説明する。
例として問題点を説明する。
第１図はこのトランジスタを含むFETの構成
を示すもので、ゲート１を中心としてソース２と
ドレイン３の各電極がガリウム砒素（GaAs）か
らなる基板上に形成されている。
を示すもので、ゲート１を中心としてソース２と
ドレイン３の各電極がガリウム砒素（GaAs）か
らなる基板上に形成されている。
第２図は断面構造で半絶縁性のGaAs基板（S.
IGaAs）４の上にノンドーブのGaAs層５がMBE
法（分子線エピタキシー）で形成され、この上に
順次MBE法によりノンドープAl0.3Ga0.7As層６、
Al0.3Ga0.7As層７、Ｎ型グレーデイツトAlxGa1-x
As層８、Ｎ型GaAs層９が形成され、ソース２お
よびドレイン３は金−ゲルマニウム（Au−Ge）
とGaAsとの合金でオーミツクコンタクトが形成
されており、またゲート１はドライエツチング例
えばリアクテイブイオンエツチングでＮ型グレー
デイツトAlxGa1-xAs層８に到るまでリセス１０
を形成し、これにチタン−白金−金（Ti−Pt−
Au）の多層金属からなるゲート１がスパツタリ
ング或は蒸着法で形成されている。こゝでこのト
ランジスタの特徴は、ノンドーブGaAs層５とノ
ンドーブAl0.3Ga0.7As層６とのヘテロ接合面に発
生する高移動度電子層（２次元電子ガス層）を電
界により抑制するものである。
IGaAs）４の上にノンドーブのGaAs層５がMBE
法（分子線エピタキシー）で形成され、この上に
順次MBE法によりノンドープAl0.3Ga0.7As層６、
Al0.3Ga0.7As層７、Ｎ型グレーデイツトAlxGa1-x
As層８、Ｎ型GaAs層９が形成され、ソース２お
よびドレイン３は金−ゲルマニウム（Au−Ge）
とGaAsとの合金でオーミツクコンタクトが形成
されており、またゲート１はドライエツチング例
えばリアクテイブイオンエツチングでＮ型グレー
デイツトAlxGa1-xAs層８に到るまでリセス１０
を形成し、これにチタン−白金−金（Ti−Pt−
Au）の多層金属からなるゲート１がスパツタリ
ング或は蒸着法で形成されている。こゝでこのト
ランジスタの特徴は、ノンドーブGaAs層５とノ
ンドーブAl0.3Ga0.7As層６とのヘテロ接合面に発
生する高移動度電子層（２次元電子ガス層）を電
界により抑制するものである。
かかる構造においてゲート１のゲート長く短く
すると必然的にゲート抵抗Rgが増加するがこれ
は当然な現像であり、この増加は高速化の妨げと
なつている。
すると必然的にゲート抵抗Rgが増加するがこれ
は当然な現像であり、この増加は高速化の妨げと
なつている。
(d) 発明の目的
本発明はFETのゲート長を縮少する際に生ず
るゲート抵抗Rgの増大を防ぐと共に容量増加を
伴わないゲート電極の形成方法を提供することを
目的とする。
るゲート抵抗Rgの増大を防ぐと共に容量増加を
伴わないゲート電極の形成方法を提供することを
目的とする。
(e) 発明の構成
本発明の目的は半導体基板の最上層に絶縁層を
設けこの絶縁層をゲート電極形成領域を除いて除
去し、ソースおよびドレイン電極パターンの形成
を行つた後、この基板上に上層が通常感度で下層
が高感度の２層からなるレジスト層を形成し、ゲ
ート電極パターンの露光、現像と開口部へのドラ
イエツチングを行い、上層のレジストパターンに
より定まるリセスを形成し、次に上層のレジスト
パターンを除去し、下層のレジストパターンを用
いてゲート電極形成用金属の蒸着を行い、リフト
オフ法によりゲート電極パターンを形成する製法
をとることにより実現することができる。
設けこの絶縁層をゲート電極形成領域を除いて除
去し、ソースおよびドレイン電極パターンの形成
を行つた後、この基板上に上層が通常感度で下層
が高感度の２層からなるレジスト層を形成し、ゲ
ート電極パターンの露光、現像と開口部へのドラ
イエツチングを行い、上層のレジストパターンに
より定まるリセスを形成し、次に上層のレジスト
パターンを除去し、下層のレジストパターンを用
いてゲート電極形成用金属の蒸着を行い、リフト
オフ法によりゲート電極パターンを形成する製法
をとることにより実現することができる。
(f) 発明の実施例
第３図は本発明を実施した高電子移動度トラン
ジスタの断面構造で、第２図の従来構造と異なる
ところはリセス１０が幅狭く形成されていること
Ｎ型GaAs層９の上にノンドープGaAs層１１が
新たに設けられ、この上にゲート１２が設けられ
ている点が異つている。
ジスタの断面構造で、第２図の従来構造と異なる
ところはリセス１０が幅狭く形成されていること
Ｎ型GaAs層９の上にノンドープGaAs層１１が
新たに設けられ、この上にゲート１２が設けられ
ている点が異つている。
本発明はかゝる構造の形成方法に関するもので
あり、第５図Ａ〜Ｅはこの手順である。
あり、第５図Ａ〜Ｅはこの手順である。
すなわち従来と同様にS.IGaAs基板４の上に順
次MBE法によりノンドープGaAs層５、ノンド
ーブAl0.3Ga0.7As層６、Al0.3Ga0.7As層７、Ｎ型
グレーデイツトAlxGa1-xAs層８、Ｎ型GaAs層
９を形成し更にその上にMBE法により本発明に
係るノンドープGaAs層１１を形成する。
次MBE法によりノンドープGaAs層５、ノンド
ーブAl0.3Ga0.7As層６、Al0.3Ga0.7As層７、Ｎ型
グレーデイツトAlxGa1-xAs層８、Ｎ型GaAs層
９を形成し更にその上にMBE法により本発明に
係るノンドープGaAs層１１を形成する。
このノンドープGaAs層１１は後述するゲート
電極による静電容量の増大を抑制するための絶縁
層で本実施例の場合は厚さ約5000〔Å〕である
（Ａ図）。
電極による静電容量の増大を抑制するための絶縁
層で本実施例の場合は厚さ約5000〔Å〕である
（Ａ図）。
次にゲート形成領域を除いてノンドープGaAs
層１１をエツチングしこゝにソース１３およびド
レイン１４電極を形成する（Ｂ図）。
層１１をエツチングしこゝにソース１３およびド
レイン１４電極を形成する（Ｂ図）。
次にこの上に高感度のホトレジスト層１５と通
常感度のホトレジスト層１６を均一に被覆する。
常感度のホトレジスト層１６を均一に被覆する。
ここで例えば高感度レジストとしてはCMR
（Crosslinked Methyl meta−acrylate Resist）
がまた通常感度レジストとしては市販のPMMA
を挙げることができ、これを本実施例の場合約
0.5〔μm〕づつスピンコートして厚さ約１〔μm〕
の塗膜を作り、これにゲートパターンを位置合わ
せして電子ビーム露光を行い、これを現像してゲ
ートパターンが窓明けされる（図Ｃ）。
（Crosslinked Methyl meta−acrylate Resist）
がまた通常感度レジストとしては市販のPMMA
を挙げることができ、これを本実施例の場合約
0.5〔μm〕づつスピンコートして厚さ約１〔μm〕
の塗膜を作り、これにゲートパターンを位置合わ
せして電子ビーム露光を行い、これを現像してゲ
ートパターンが窓明けされる（図Ｃ）。
こゝで高感度レジスト層１５は通常感度レジス
ト層１６に較べてより広い面積に互つて感光して
いるため現像処理によりオーバーカツト形状１７
が形成される。
ト層１６に較べてより広い面積に互つて感光して
いるため現像処理によりオーバーカツト形状１７
が形成される。
次にCCl2F2ガスをエツチヤントとしリアクテ
イブイオンエツチングでエツチングすることによ
りＮ型グレーデイツドAlxGa1-xAs層８にまでリ
セス１０を形成する（図Ｄ）。
イブイオンエツチングでエツチングすることによ
りＮ型グレーデイツドAlxGa1-xAs層８にまでリ
セス１０を形成する（図Ｄ）。
この形成方法は従来行われている方法と同じで
あるが、リセス１０の幅は通常感度レジスト層１
６で決められたパターンと同一である。
あるが、リセス１０の幅は通常感度レジスト層１
６で決められたパターンと同一である。
次に通常感度レジスト層１６のみを溶解して高
感度レジスト層１５のみを残す。かゝる選択的な
溶媒として本実施例の場合はアセトンを用いた。
すなわちアセトンはPMMAレジストは溶かすが
CMRレジストは溶解しない。
感度レジスト層１５のみを残す。かゝる選択的な
溶媒として本実施例の場合はアセトンを用いた。
すなわちアセトンはPMMAレジストは溶かすが
CMRレジストは溶解しない。
次にこの状態でゲート電極用金属（この場合
Ti−Pt−Auをスパツタリング或は真空蒸着法で
形成するとリセス１０にセルフアライメントされ
たゲート電極１２が形成される（図Ｅ）。
Ti−Pt−Auをスパツタリング或は真空蒸着法で
形成するとリセス１０にセルフアライメントされ
たゲート電極１２が形成される（図Ｅ）。
こゝでゲート電極１２の形状は高感度レジスト
層１５の開口部パターンと同じであり、リセス１
０の頂部にあるノンドープGaAs層１１にまたが
つてゲート電極１２が形成されることになる。
層１５の開口部パターンと同じであり、リセス１
０の頂部にあるノンドープGaAs層１１にまたが
つてゲート電極１２が形成されることになる。
次に高感度レジスト層１５をレジスト剥離液例
えば市販のAZ剥離液或はOMR剥離液を用いて除
去することにより第３図の構造をとることができ
る。このような構造をとる場合はFETのゲート
長はリセス１０の幅により決るため静特性は向上
し、一方ゲート抵抗Rgはゲート電極１２により
決るため抵抗値の増大を防ぐことができる。
えば市販のAZ剥離液或はOMR剥離液を用いて除
去することにより第３図の構造をとることができ
る。このような構造をとる場合はFETのゲート
長はリセス１０の幅により決るため静特性は向上
し、一方ゲート抵抗Rgはゲート電極１２により
決るため抵抗値の増大を防ぐことができる。
次にこの構造をとる場合はゲート電極１２の張
り出しにより接触面積が増し、それによる静電容
量の増加が考えられるが、ノンドープGaAs層１
１が設けてあるため静電容量の増大は抑制されて
いる。こゝでゲート電極１２の張り出しによる静
電容量の増加を更に抑制する方法としてはノンド
ープGaAs層１１の代りにこれよりも誘電率が低
い二酸化硅素（SiO2）層を用いれば効果的であ
る。
り出しにより接触面積が増し、それによる静電容
量の増加が考えられるが、ノンドープGaAs層１
１が設けてあるため静電容量の増大は抑制されて
いる。こゝでゲート電極１２の張り出しによる静
電容量の増加を更に抑制する方法としてはノンド
ープGaAs層１１の代りにこれよりも誘電率が低
い二酸化硅素（SiO2）層を用いれば効果的であ
る。
なおこの場合第５図Ｄに示すリセス１０の形成
を行うには初めCHF3ガスをエツチヤントとして
リアクテイブイオンエツチングを行つてSiO2層
を窓明けした後、ガスをCCl2H2ガスに置換して
再びリアクテイブイオンエツチングを行う必要が
ある。
を行うには初めCHF3ガスをエツチヤントとして
リアクテイブイオンエツチングを行つてSiO2層
を窓明けした後、ガスをCCl2H2ガスに置換して
再びリアクテイブイオンエツチングを行う必要が
ある。
なおトランジスタ形式においてＮ型GaAs層９
の上に直接SiO2層を設けるよりも第４図に示す
ようにゲート形成領域をノンドープGaAs層１１
とSiO2１５の２層構成で形成すれば安定な表面
状態をもち且つ静電容量の増大のないトランジス
タを得ることができる。
の上に直接SiO2層を設けるよりも第４図に示す
ようにゲート形成領域をノンドープGaAs層１１
とSiO2１５の２層構成で形成すれば安定な表面
状態をもち且つ静電容量の増大のないトランジス
タを得ることができる。
(g) 発明の効果
本発明の実施によりFETの小形化に伴うゲー
ト抵抗の増大を抑制することができ、従つて特性
を向上することが可能である。
ト抵抗の増大を抑制することができ、従つて特性
を向上することが可能である。
第１図はFETの平面図、第２図は従来の高電
子移動度トランジスタの断面構造図、第３図およ
び第４図は本発明に係る方法で形成した同種トラ
ンジスタの断面構造図、また第５図Ａ〜Ｅは本発
明に係る製造工程の説明図である。 図において、１，１２はゲート、２，１３はソ
ース、３，１４はドレイン、１０はリセス、１１
はノンドープGaAs層、１５は高感度レジスタ
層、１６は普通感度レジスト層、１７はオーバカ
ツト形状、１８はSiO2層。
子移動度トランジスタの断面構造図、第３図およ
び第４図は本発明に係る方法で形成した同種トラ
ンジスタの断面構造図、また第５図Ａ〜Ｅは本発
明に係る製造工程の説明図である。 図において、１，１２はゲート、２，１３はソ
ース、３，１４はドレイン、１０はリセス、１１
はノンドープGaAs層、１５は高感度レジスタ
層、１６は普通感度レジスト層、１７はオーバカ
ツト形状、１８はSiO2層。
Claims (1)
- 【特許請求の範囲】 １ 電界効果トランジスタの製造工程において半
導体基板の最上層に設けた絶縁層をゲート電極形
成領域を除いて除去し、ソースおよびドレイン電
極パターンの形成を行つた後、該基板上に上層が
通常感度で下層が高感度の２層からなるレジスト
膜を形成し、ゲート電極パターンの露光、現像と
開口部へのドライエツチングを行い、上層のレジ
ストパターンにより定まるリセスを形成し、次に
上層のレジストパターンを除去し、下層のレジス
トパターンを用いてゲート電極形成用金属の蒸着
を行いリフトオフ法によりゲート電極パターンを
形成することを特徴とする半導体装置の製造方
法。 ２ 半導体基板がガリウム砒素単結晶よりなり、
最上層に設けた絶縁層が分子線エピタキシーで形
成したノンドープガリウム砒素層からなることを
特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 ３ 半導体基板がガリウム砒素単結晶よりなり最
上層に設けた絶縁層が二酸化砒素層からなること
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128844A JPS6021574A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128844A JPS6021574A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6021574A JPS6021574A (ja) | 1985-02-02 |
| JPH0362017B2 true JPH0362017B2 (ja) | 1991-09-24 |
Family
ID=14994778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128844A Granted JPS6021574A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021574A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2442030A (en) * | 2006-09-19 | 2008-03-26 | Innos Ltd | Resist exposure and patterning process |
| US8105889B2 (en) * | 2009-07-27 | 2012-01-31 | Cree, Inc. | Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions |
-
1983
- 1983-07-15 JP JP58128844A patent/JPS6021574A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6021574A (ja) | 1985-02-02 |
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