JPH02103624A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバス構成のデータ処理装置に係り、特に高速演
算に好適なバス負荷容量の軽減方法に関する。

〔従来の技術〕

従来技術を第２図、第３図を用いて説明する。

第２図はデータバス２０１，２０３、演算器２０２、バ
レルシフタ２０４、レジスタファイル２０５で構成され
る演算装置である。レジスタファイル２０５のデータは
バス２０１に送出され、演算器２０２はバス２０１上の
データを入力し所定の演算を行った後、バス２０３にデ
ータを送出し、レジスタファイル２０５はバス２０３に
送出されたデータを格納する。バレルシフタ２０４は演
算器２０２と同様経路で、レジスタファイルのデータを
処理する。

第３図は演算器３０２，３０４、レジスタファイル３０
３、第１のバス３０１、第２のバス３０５、第１のバス
３０１と第２のバス３０５を結合しているバススイッチ
３０６で構成される演算装置である。演算器３０２は、
レジスタファイル３０３のデータを第１のバス３０１を
通して入力し、所定の演算を行い再び第１のバス３０１
を通してレジスタファイル３０３に格納する。演算器３
０４は、レジスタファイルのデータを第２のバス３０５
を通して入力し、所定の演算を行い再び第２のバスを通
してレジスタファイル３０３に格納する。

バススイッチ３０６がｒＯＦＦＪ　しているときは、上
記動作をそれぞれの演算器が並列して演算を実行できる
。また、演算器３０２の結果を演算器３０４で実行した
い時、バススイッチ３０６をｒＯＮＪ　Ｌ、、第１のバ
ス３０１のデータを第二のバス３０５に転送することで
実現できる。

なお、この種の演算装置の例としてｒ１９８６年、アイ
・イー・イー・イー・インターナショナル・ソリッドス
テイト　サーキット　コンファレンスの第３６頁から第
３７頁（Ｉ　Ｅ　Ｅ　Ｅ　、　Ｉｎｔｅｒ−ｎａｔｉｏ
ｎａｌ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　
Ｃｏｎｆｅｒｅｎｃｅ）や１９８７年、アイ・イー・イ
ー・イー・ジャーナル・オブ・ソリッドステイト・サー
キットの第８００頁から第８０６頁（Ｉ　Ｅ　Ｅ　Ｅ　
　Ｊｏｕｒｎａｌ　ｏｆＳｏｌｉｄ−３ｔａｔｅ　Ｃ１
ｒｃｕｉｔｓ　Ｖｏｌ、５ｃ−２２，Ｎｏ、５，０ｃｔ
ｏｂｅｒ１９８７）にて記載されている。

〔発明が解決しようとする課題〕

上記従来技術は、演算装置の高速化の点について配慮さ
れておらず、第２図の例では、今後さらに演算機能の増
加や、レジスタファイルのレジスタ数が増加すると、そ
れらの入出力データを転送するバス負荷容量は、さらに
増大し、バスの高速アクセスが困難になり、演算装置の
高速化の防げとなる。また第３図の例では、バス負荷容
量は、バススイッチにより分離された形になっているが
、バススイッチをｒＯＮ４　　ｒＯＦＦＪする制御信号
が必要であり、制御が複雑になる。さらにバススイッチ
の回路構成は複雑で素子数も多く、第１のバスから第２
のバスにデータを転送するのに有する遅延時間も大きい
。従来技術は上記のような問題点があった。

本発明の目的は、データ処理装置のデータ転送を行うバ
スの負荷容量を分割し、軽減することで高速な演算装置
を実現することにある。

さらに本発明の目的は、演算装置における演算器の高速
なバスアクセスを実現することにある。

さらに本発明の目的は、演算装置におけるバイパス演算
を高速に実行することにある。

さらに本発明の目的は、バス負荷分離により、演算装置
の制御を複雑にすることなく、上記目的を実現すること
にある。

〔課題を解決するための手段〕

上記目的を達成するために、データを転送するバス上に
バッファを設はバス負荷容量を分離したものである。

さらに、演算器の高速バスアクセスを達成するために、
演算器の出力が接続されるバスにバッファを設け、演算
器側とその他の部分とにバス負荷容量を分離したもので
ある。

さらに、演算装置のバイパス演算を高速化するために、
バイパスを含めた演算器側とレジスタファイル側との間
でデータ転送を行うバス上にバッファを設け、バス負荷
容量を分離したものである。

さらに上記目的を、最も簡単な構成で実現するために、
バッファの構成は、インバータとしたものである。

〔作用〕

演算器のバス出力回路の特性は、それに接続されるバス
負荷容量に大きく依存している。（第４図参照）負荷容
量の増加に伴い、バス出力に要する時間（遅延時間）も
大きくなる。したがってバス負荷容量の増加は、演算装
置の高速化の防げになる。バス上にバッファを設けるこ
とにより、バス負荷容量は、バッファの前後で分離され
、バス出力回路に接続されたバス負荷容量は軽減される
。

バス上にバッファを有しない従来例の場合、演算器のバ
ス出力回路に接続されるバス負荷容量はバスに接続して
いるレジスタの入力容量やその他の入力容量が付加して
おり、さらにそれらを接続するバスの配線容量の総和は
大きなものである。

バス上にバッファを設けることで、バス出力回路に接続
されるバス負荷容量は、バッファの入力容量と、それに
至るわずかなバス配線容量だけであるため、演算器のバ
ス出力回路のバス出力に要する時間（遅延時間）は大幅
に短縮できる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図は第６図に示す演算実行ユニット１００の内部構
成であり、第６図はマイクロＲＯＭ６０１、デコーダ６
０２、演算実行ユニット１００、入出カニニット６０３
から成るマイクロプロセッサ６００の概略図である。

第１図に示す演算実行ユニット１００は、所定の演算を
行う演算器１０３、データを一時記憶する記憶手段であ
るレジスタが複数集まったレジスタファイル１０８、レ
ジスタファイル１０８の出力と演算器１０３の入力に接
続されデータの転送を行う第１のバス１０１、第２のバ
ス１０２、演算器１０３の出力に接続される第３のバス
１０６、レジスタファイル１０８の入力に接続される第
４のバス１０７、第３のバス１０６と第４のバス１０７
を入出力とするバッファ１０９、第３のバス１０６に送
出されたデータを直ちに第１のバス１０１および第２の
バス１０２に転送する第１のバイパス１０４および第２
のバイパス１０５により構成されている。

演算器１０３は、第６図に示すデコーダ６０２からの制
御信号により、第１のバス１０１、第２のバス１０２の
データを入力し、所定の演算を実行した後、第３のバス
１０６に出力する。レジスタファイル１０８は、演算に
必要なデータや、演算器１０３の出力データを第４のバ
ス１０７から入力し記憶し、必要に応じて記憶したデー
タを第１のバス１０１、第２のバス１０２に送出する。

さらに、第１図の詳細な動作を第９図を用いて説明する
。第９図は第１図の動作を示すもので、動作クロックＣ
ＫＩおよびＣＲ２、動作クロックに対応した演算装置の
第１のバスおよび第２のバス、演算器、レジスタの動作
を示すものである。

まず「レジスタ１とレジスタ２を加算し結果をレジスタ
３に記憶する」という演算（以下、Ａｄｄｌという。）
を実行する場合、５ＴＡＴＥ。

ＳＯの９０１において第１のバス１０１および第２のバ
ス１０２はプリチャージされる。次に５ＴＡＴＥ、ＳＬ
においてレジスタファイル１０８は第１のバス１０１お
よび第２のバス１０２にそれぞれレジスタ１およびレジ
スタ２のデータを送出し、９０２にデータ確定する。さ
らにＳｌにおいては、演算器１０３は第１のバス１０１
および第２のバス１０２のデータを入力し、演算の前段
を９０５で実行する。

次に５ＴＡＴＥ、５２（７）９０６にて演算の後段を実
行する。さらに５ＴＡＴＥ、Ｓ３の９０９において演算
器１０３は演算結果のデータを第３のバス１０６に送出
し、バッファ１０９を通して第４のバス１０７にデータ
を転送しレジスタファイル１０８のレジスタ３に記憶す
る。

次に「レジスタ４とレジスタ５を加算しレジスタ６に記
憶する」という演算（以下Ａｄｄ２という。）を実行す
る場合、Ａｄｄｌと同様に演算は実行される。このとき
、第９図が示すように８２においてはプリチャージ９０
３とＡｄｄｌの演算の後段９０６が、Ｓ３においてはＡ
ｄｄｌのレジスタ３の書き込みと、Ａｄｄ２のレジスタ
４およびレジスタ５の読み出しと演算の前段９０７が同
時に実行される。

次にＡｄｄｌに続き「レジスタ３とレジスタ４を加算し
レジスタ５に記憶するＪという演算（以下Ａｄｄ３とい
う。）を実行する場合、Ａｄｃｌｌの演算結果を記憶す
るレジスタ３と、Ａｄｄ３の演算の入力レジスタ３は同
一である。すなわちＡｄｄｌの演算結果は続く演算Ａｄ
ｄ３の入力になる。このとき、レジスタ３に書き込むＡ
ｄｄｌの５ＴＡＴＥ、Ｓ３とレジスタ３から読み出すＡ
ｄｄ３の５ＴＡＴＥ、Ｓ３とは同時刻である。

なお、同一レジスタの読み出しと書き込みの同時実行は
認めていない。そこでＡｃ１ｄｌの演算結果を第３のバ
ス１０６に送出する５ＴＡＴＥ、Ｓ３において、第１の
バイパス１０４をｒｏＮＪすると、第３のバス１０６に
送出されたＡｄｄｌの演算結果９１６のデータは直ちに
第１のバス１０１に転送される。さらにＡｄｄ３の５Ｔ
ＡＴＥ。

Ｓ３において演算器１０３は第１のバス１０１および第
２のバス１０２のデータを入力し演算の後段９１７を実
行する。

さらに、ここでのバイパス動作を詳細に説明する。第８
図は演算器１０３のバス出力回路の一例であり、すでに
公知であるクロックドインバータの構成である。入力端
子ｌＮ８０２は演算器に、出力端子０ＵＴ８０３は第３
のバス１０６に接続されている。第５図はバッファ１０
９の一例であり、ａはＰ−ＭＯＳトランジスタ５０１お
よびＮ−ＭＯＳトランジスタ５０２から構成され入力端
子を１０６−１、出力端子を１０７−１とするインバー
タ、ｂはＰ−ＭＯＳトランジスタ５０５およびＮ−ＭＯ
Ｓトランジスタ５０６，５０７゜５０８およびバイポー
ラトランジスタ５０３゜５０４で構成され入力端子を１
０６−１．出力端子を１０７−１とするインバータであ
る。第７図は第１図に示すレジスタファイル１０８を構
成する一つのレジスタの構成図であり、１０１−１゜１
０２−１，１０７−１がそれぞれ第１のバス１０１、第
２のバス１０２．第４のバス１０７に対応している。

例えば演算器１０３の演算結果が「１」であるとする。

バス出力回路８００はｌＮ８０２から「１」のデータを
入力し、イネーブル信号ＣＫ８０１がｒＯＮＪされると
０ＵＴ８０３に接続された第３のバス１０６の電荷を放
出し、第３のバス１０６は「０」のデータを転送する。

次に第１のバイパス１０４をｒｏＮＪすることで第１の
バス１０１に第３のバス１０６上のデータ「０」を転送
する。このとき第１のバスのデータ確定に許される時間
は、第９図におけるＡｄｄ３の５ＴＡＴＩＥ　。

Ｓ３の開始時刻から８３において演算の前段９１７が開
始する時刻までである。

本実施例によれば、演算器１０３のバス出力回路８００
の出力端子０ＵＴ８１５に接続される第３のバス１０６
の負荷容量は、バッファ１０９の入力容量、すなわち第
５図ａにおけるＭＯＳトランジスタ５０１および５０２
のゲート容量と、バイパスの入力容量と、それを接続す
るに至る配線容量の和である。バッファを有しない従来
方式では、バス出力回路８００に接続されるバス負荷容
量はレジスタファイルに含まれる全レジスタの入力容量
とバイパスの入力容量およびそれらの入力を接続するに
至る配線容量の和になる。すなわち第３のバス１０６の
負荷容量は従来方式に比べて、レジスタファイルを構成
する全レジスタの入力容量とそれを接続するに至る配線
容量の分だけ小さい。演算器出力回路８０ｏに接続され
た第３のバス１０６のバス負荷容量が小さくなったこと
により、演算結果をバスに出力するのに要する時間（遅
延時間）は大幅に短縮された。これによりバイパスの高
速動作が可能になり、さらには演算実行ユニット１００
全体の動作速度の向上が図れた。

第１０図、第１１図および第１２図は、第１図で示した
実施例の応用例である。第１０図において、演算器１０
０２の入力バス１ｏ０１および出力バス１００３はバッ
ファ１００９および１００５を設けたことによりレジス
タファイル１００７の出力バス１００８および入力バス
１００６から負荷容量が分離されており、演算器１００
２の高速バスアクセスとバイパス１００４の高速動作が
実現できる。第１１図は第１０図におけるレジスタファ
イルを分割し、レジスタファイル１１０９゜１１１ｏと
した。それぞれのレジスタファイルの入力および出力は
バッファ１１０５．１１０７゜１１１２．１１１４を設
け、バス負荷容量を分割したものである。これによりバ
ッファの構成素子は小さい駆動能力のものでも高速動作
が可能となる。第１２図は複数の演算ｒｒ１２０２．１
２０３やシフタ１２ｏ４を有する時、それら演算器やシ
フタの全ての出力がバッファ１２０７の共通端子に接続
されていて、また全ての入力がバッファ１２１１の共通
の端子に接続されているのを特徴としている。

〔発明の効果〕

本発明によれば、バスにバッファを設けることでバス負
荷容量が分離できるので、バスアクセスが高速に行える
。

また、演算器出力を複数の記憶手段やその他の部分に転
送するバス上にバッファを設けることで、演算器出力バ
スのバス負荷容量が軽減でき、バス出力に要する時間（
遅延時間）を短縮できる。

また、演算器とバイパスを含む演算部と記憶手段である
レジスタフィルとの間でデータ転送を行うバス上にバッ
ファを設けることで、演算部のバス負荷容量を軽減でき
るので、演算部における高速なバイパス演算を実現でき
る。

また、バッファの構成をインバータとすることで、上記
効果を簡単な手段にて実現でき、さらにデータ処理装置
の制御を複雑にすることなく、構成する素子数の最小限
の増加で実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の演算実行ユニットの構成図
、第２図、第３図は代表的な従来の演算実行ユニットの
構成図、第４図はバス出力回路の負荷依存性を示す図、
第５図は一実施例のバッファの構成図、第６図はマイク
ロプロセッサの概略図、第７図はレジスタの構成図、第
８図はバス出力回路およびバイパス回路の構成図、第９
図は第１図の実行動作を示すタイミング図、第１０図、
第１１図および第１２図は第１図に示す実施例の応用例
を示す図である。 １００・・・演算実行ユニット、１０１，１０２・・・
第１および第２のバス、１０３・・演算器、１０８・・
レジスタファイル、１０６，１０７・・・第３および第
４のバス、１０４，１０５・・第１および第２のバイパ
ス、１０９・・・バッファ。 第 図 ０ｊ 第 区 払づ） 図 貞荷蓼ｌ−文 第５図 α 第６ 図 第７０ 第 図 Ｃに 第９図

Claims (1)

1. 【特許請求の範囲】 １、演算器を有し、その入出力データを転送するバスと
   、バスに送出されたデータを保持する記憶手段とから成
   る演算装置において、上記バス上にバッファを設けたこ
   とを特徴とするデータ処理装置。 ２、第一のバス及び第二のバスと、第一のバスに送出さ
   れたデータを入力とし所定の演算を行ない、第二のバス
   に出力する演算器と、第一のバスと第二のバスに接続さ
   れ、第二のバス上のデータを保持する複数の記憶手段を
   有する演算装置において、第二のバス上の上記演算器の
   出力と上記記憶手段の入力との間に位置するようにバッ
   ファを設けたことを特徴とする請求項１記載のデータ処
   理装置。 ３、請求項２記載の演算装置において、第二のバスに送
   出された演算結果を直に第一のバスに転送するバイパス
   を有し、上記演算器の出力と上記記憶手段の入力を接続
   するバス上にバッファを設け、バイパスの入力は上記演
   算器の出力に接続されたことを特徴とするデータ処理装
   置。 ４、請求項１、２または３に記載されたバッファがイン
   バータの構成であることを特徴とするデータ処理装置。 ５、複数の演算器を有し、前記演算器の入出力データを
   バスによりその他の機能ブロックや記憶手段に転送する
   データ処理装置において、共通のバスに入力あるいは出
   力が接続される演算器を近接して配置し、前記共通のバ
   ス上にバッファを設け、他の機能ブロックや、記憶手段
   とは上記バッファを通してデータを転送することを特徴
   とするデータ処理装置。