JPS5979355A - 演算制御方式 - Google Patents
演算制御方式Info
- Publication number
- JPS5979355A JPS5979355A JP18897282A JP18897282A JPS5979355A JP S5979355 A JPS5979355 A JP S5979355A JP 18897282 A JP18897282 A JP 18897282A JP 18897282 A JP18897282 A JP 18897282A JP S5979355 A JPS5979355 A JP S5979355A
- Authority
- JP
- Japan
- Prior art keywords
- register
- source
- bus
- destination
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はソースサイクルとデスティネーションサイクル
がパイプラインで並列動作する計算機における演算制御
方式に関する。
がパイプラインで並列動作する計算機における演算制御
方式に関する。
ソースサイクルとデスティネーションサイクルが並列動
作する計算機においては、同じサイクル内でソース指定
とデスティネーション指定が同時に行なわれる場合が生
じる。その場合ソース指定されたレジスタとデスティネ
ーション指定されたレジスタが異なっていれば、演算結
果が出力されるバスからのデータ取込みと、バスへのソ
ースデータの出力を同時に行うことができる。しかし）
ソース指定されたレジスタとデスティネーション指定す
れたレジスタが同一レジスタであるとき、前記バスへ出
力されるべきソースデータは未だレジスタに取込まれて
力くて、演算結果が出力さ第１るデータバス上に在るこ
とになる。そこでこのバス上のソースデータを取込んで
からＳ算のだめのデータが出力されるバスへの出力を行
うようにすると処理時間が２倍だけ必要になるという欠
点があった。
作する計算機においては、同じサイクル内でソース指定
とデスティネーション指定が同時に行なわれる場合が生
じる。その場合ソース指定されたレジスタとデスティネ
ーション指定されたレジスタが異なっていれば、演算結
果が出力されるバスからのデータ取込みと、バスへのソ
ースデータの出力を同時に行うことができる。しかし）
ソース指定されたレジスタとデスティネーション指定す
れたレジスタが同一レジスタであるとき、前記バスへ出
力されるべきソースデータは未だレジスタに取込まれて
力くて、演算結果が出力さ第１るデータバス上に在るこ
とになる。そこでこのバス上のソースデータを取込んで
からＳ算のだめのデータが出力されるバスへの出力を行
うようにすると処理時間が２倍だけ必要になるという欠
点があった。
〔発明の目的］
本発明は上記の欠点を除去するもので、ソース指定とデ
スティネーション指定が同一レジスタとなったとしても
高速にパイプライン演算が実行できる演３゛ｇ、制御ｌ
１１方式を提供することを目的とする。
スティネーション指定が同一レジスタとなったとしても
高速にパイプライン演算が実行できる演３゛ｇ、制御ｌ
１１方式を提供することを目的とする。
本発明においては、同じレジスタに対しソース指定とデ
スティネーション指定が同時に指定されているかどうか
を検出する比較回路を設け、同時であることが検出され
た場合、演算結果のデータが出力されるバス上のデータ
をレジスタを介することなく演算のだめのデータが出力
されるバス上へゲートを制御してバイパスするようにし
て前記欠点を除去したものである。
スティネーション指定が同時に指定されているかどうか
を検出する比較回路を設け、同時であることが検出され
た場合、演算結果のデータが出力されるバス上のデータ
をレジスタを介することなく演算のだめのデータが出力
されるバス上へゲートを制御してバイパスするようにし
て前記欠点を除去したものである。
第１図は本発明の一実施例を説明するだめのブロック図
である。同図に於て、（１）はマイクロプログラムが格
納されている几ＯＳ （Ｒｅａｄ ０ｎｌｙ Ｓｔｏｒ
ａｇｅ）。
である。同図に於て、（１）はマイクロプログラムが格
納されている几ＯＳ （Ｒｅａｄ ０ｎｌｙ Ｓｔｏｒ
ａｇｅ）。
（２）はＲ０８ｔｌ）より出力されたマイクロ命令がロ
ードされるレジスタである。（３）は、演算結果が出力
されるバス０２）から結果データが取込まれるレジスタ
等ヲ指定スるレジスタ（２）のデスティネーション指定
フィールドである。（４）は、ノくス（１：＋１へソー
スデータを出力するレジスタ等を指定するレジスタ（２
）の第１ソース指定フイールドである１、（５）は、ノ
＜ ス（１４＋へソースデータを出力するレジスタ等を
指定するレジスタ（２）の第２ソース指定フイールドで
ある。（６）は比較器であり、デスティネーション指定
フィールド（３）と娼１ソース指定フィールド（４）と
の比較、又テステイネーンヨン指定フィールド（３）ト
ｍ２７−ス指定フィールド（５）との比較をそれぞれ行
う。
ードされるレジスタである。（３）は、演算結果が出力
されるバス０２）から結果データが取込まれるレジスタ
等ヲ指定スるレジスタ（２）のデスティネーション指定
フィールドである。（４）は、ノくス（１：＋１へソー
スデータを出力するレジスタ等を指定するレジスタ（２
）の第１ソース指定フイールドである１、（５）は、ノ
＜ ス（１４＋へソースデータを出力するレジスタ等を
指定するレジスタ（２）の第２ソース指定フイールドで
ある。（６）は比較器であり、デスティネーション指定
フィールド（３）と娼１ソース指定フィールド（４）と
の比較、又テステイネーンヨン指定フィールド（３）ト
ｍ２７−ス指定フィールド（５）との比較をそれぞれ行
う。
（７）はマイクロ命令のデコーダ、（８＋ 、 （９）
は計算機に必要な複数の、ゼネラルシノジスタ群やワー
キングレジスタ群などのレジスタファイル（例えは２ボ
一トＲＡＭ）である、（＋ｏ＋ 、αυはそれぞれ）く
ス（１２＋のデータをバスαＪ１ハスα力へ出力するだ
めの）（イノくスゲート、（１５） 、 （１−１勺は
それぞれのレジスタ群ｔ８） 、 ＋９）内の各レジス
タを制御するコントロールラインである。（２０＋ 、
（２３）はそれぞれバスＯ２からレジスタ群（８）。
は計算機に必要な複数の、ゼネラルシノジスタ群やワー
キングレジスタ群などのレジスタファイル（例えは２ボ
一トＲＡＭ）である、（＋ｏ＋ 、αυはそれぞれ）く
ス（１２＋のデータをバスαＪ１ハスα力へ出力するだ
めの）（イノくスゲート、（１５） 、 （１−１勺は
それぞれのレジスタ群ｔ８） 、 ＋９）内の各レジス
タを制御するコントロールラインである。（２０＋ 、
（２３）はそれぞれバスＯ２からレジスタ群（８）。
（９）への入力データライン、（２１）、（２４）はそ
れぞれレジスタ群（８） 、 ＋９１からバスα３）へ
の出力データライン、（２２）、（２５） Ｎぞｉｔそ
れレジスタ群（８） 、 （９）からバスθ４）−＼の
出力データライン、（２６）、（２７） ｉｄバイパス
ケート（ｌｆｌ）を経由するバス（＋２）かもバスθ（
８）へのバイパスチータライン、（２８）、（２９）は
バイパスゲート０１）を経由するバス口２）からバス旧
）へのバイパスデータラインである。（３］ ）、（３
２）、（３３）は各指定フィールド（３＋ 、 （／１
１ 。
れぞれレジスタ群（８） 、 ＋９１からバスα３）へ
の出力データライン、（２２）、（２５） Ｎぞｉｔそ
れレジスタ群（８） 、 （９）からバスθ４）−＼の
出力データライン、（２６）、（２７） ｉｄバイパス
ケート（ｌｆｌ）を経由するバス（＋２）かもバスθ（
８）へのバイパスチータライン、（２８）、（２９）は
バイパスゲート０１）を経由するバス口２）からバス旧
）へのバイパスデータラインである。（３］ ）、（３
２）、（３３）は各指定フィールド（３＋ 、 （／１
１ 。
（５）を比較器（６）へ人力するデータライン、（７０
）はマイクロ命令デコーダ（力でデコードされた出力に
よるコントロールライン、（６１）、（６２）はそれぞ
れのゲート＋１Ｆ＋１ 、 （ＩＩ）の開閉をａｉｌＪ
御するコントロール信号線、（（＋３）、（６４） Ｐ
ｊバイパスゲート０（υ、αυでバイパス出力されると
きに、レジスタ（８） 、 （９）からの読出しを禁止
する制ｒ８１線である。
）はマイクロ命令デコーダ（力でデコードされた出力に
よるコントロールライン、（６１）、（６２）はそれぞ
れのゲート＋１Ｆ＋１ 、 （ＩＩ）の開閉をａｉｌＪ
御するコントロール信号線、（（＋３）、（６４） Ｐ
ｊバイパスゲート０（υ、αυでバイパス出力されると
きに、レジスタ（８） 、 （９）からの読出しを禁止
する制ｒ８１線である。
次に第１１ン］の動作を説明する。まず、几０８（１）
より１洸出されたマイクロ命令はライン（３０）を通υ
マイクロ命令レジスタ（２）ヘロードされる。次にマイ
クロ命令レジスタ（２）の内容はライン（３４）を通り
デコーダ（７）によってデコードされ演算に必要なゲー
トが制御される。レジスタ群（８） 、 （９）に対し
てはコントロールラインθ５） 、 （１６）によって
バス（１２＋上のデータを書込んだシ、バス（１３）
、 ０４）へ読出しデータを出力したりということが制
御される。なお、レジスタ群（８１、（９＋のアドレス
指定は各指定フィールド（３）。
より１洸出されたマイクロ命令はライン（３０）を通υ
マイクロ命令レジスタ（２）ヘロードされる。次にマイ
クロ命令レジスタ（２）の内容はライン（３４）を通り
デコーダ（７）によってデコードされ演算に必要なゲー
トが制御される。レジスタ群（８） 、 （９）に対し
てはコントロールラインθ５） 、 （１６）によって
バス（１２＋上のデータを書込んだシ、バス（１３）
、 ０４）へ読出しデータを出力したりということが制
御される。なお、レジスタ群（８１、（９＋のアドレス
指定は各指定フィールド（３）。
（４１、（５１によって行なわれる。ここで、バイプラ
イ演算を行々つでいる処理装置において、ソース指定と
デスティネーション指定が同じサイクル内で行なわれる
場合、ソース指定されたレジスタとデスティネーション
指定されたレジスタが異なる場合は、バス鰺からのデス
ティネーションデータの取り込み（即ち、レジスタ群（
８）又は（９）内の指定レジスタへの書込み）と、レジ
スタ群（８）又は（９）の指定レジスタからバス０３）
又は０４）へのソースデータの読出しを同時に行なうこ
とができる、 しかし、ソース指定されたレジスタとデ
スティネーション指定されたレジスタが同一である時、
バス０３）又は圓へ出力されるべきソースデータは、レ
ジスタ群（８）又は（９）の指定レジスタに未だ取シ込
まれていなく、デスティネーションデータとしてバス（
Ｉ２）上に存在している。
イ演算を行々つでいる処理装置において、ソース指定と
デスティネーション指定が同じサイクル内で行なわれる
場合、ソース指定されたレジスタとデスティネーション
指定されたレジスタが異なる場合は、バス鰺からのデス
ティネーションデータの取り込み（即ち、レジスタ群（
８）又は（９）内の指定レジスタへの書込み）と、レジ
スタ群（８）又は（９）の指定レジスタからバス０３）
又は０４）へのソースデータの読出しを同時に行なうこ
とができる、 しかし、ソース指定されたレジスタとデ
スティネーション指定されたレジスタが同一である時、
バス０３）又は圓へ出力されるべきソースデータは、レ
ジスタ群（８）又は（９）の指定レジスタに未だ取シ込
まれていなく、デスティネーションデータとしてバス（
Ｉ２）上に存在している。
そこで、本発明においては、バスＯ２からバス０３）あ
るい＆：ｊ：Ｑ４）ヘバイバスゲー） （１０） 、
（ＩＩ）を介してバイパスを行うと同時に、バスα２か
らレジスタ（８） 、 （９）への７１１込みも同時に
実行できるように々っている。
るい＆：ｊ：Ｑ４）ヘバイバスゲー） （１０） 、
（ＩＩ）を介してバイパスを行うと同時に、バスα２か
らレジスタ（８） 、 （９）への７１１込みも同時に
実行できるように々っている。
従って、本発明ではソース指定とデスティネーション指
定されたレジスタが同一であっても、データの不一致が
生じることなく１ステツプでスムーズなパイプライン演
算処理ができる。そしてこのとき、各指定フィールド（
３） 、 （４１、（５）でレジスタ群（８）又は（９
）の同じ指定レジスタに対して同じビットバク・−ン（
レジスタアドレス）を割当てておけば、比較器（６）は
フィールド（３）と（４）又はフィールド（３）と（５
）のコンベアをとるだけの簡単な回路のもので充分であ
る。
定されたレジスタが同一であっても、データの不一致が
生じることなく１ステツプでスムーズなパイプライン演
算処理ができる。そしてこのとき、各指定フィールド（
３） 、 （４１、（５）でレジスタ群（８）又は（９
）の同じ指定レジスタに対して同じビットバク・−ン（
レジスタアドレス）を割当てておけば、比較器（６）は
フィールド（３）と（４）又はフィールド（３）と（５
）のコンベアをとるだけの簡単な回路のもので充分であ
る。
次に、本発明の詳細な説明する。今、レジスタ群（８）
の中の成るレジスタに対してバスα３へ出力さノするソ
ースデータのソース指定と結果を貯えるデスティネーシ
ョン指定が同時に発生した場合、これ全制ｆ１１するマ
イクロ命令がマイクロ命令レジスタ（２）に読出され、
該マイクロ命令は比較器（６）とデコーダ（７）へ出力
される。比較器（６）においては、フィールド（３）と
（４）、及びフィールド（３）と（５）のコンベアをと
る。この例ではデスティネーション指定フィールド（３
）と第１ソース指定フイールド（４）が−ｉして、コン
トロール信号１ （６２）がアクティブになるとする。
の中の成るレジスタに対してバスα３へ出力さノするソ
ースデータのソース指定と結果を貯えるデスティネーシ
ョン指定が同時に発生した場合、これ全制ｆ１１するマ
イクロ命令がマイクロ命令レジスタ（２）に読出され、
該マイクロ命令は比較器（６）とデコーダ（７）へ出力
される。比較器（６）においては、フィールド（３）と
（４）、及びフィールド（３）と（５）のコンベアをと
る。この例ではデスティネーション指定フィールド（３
）と第１ソース指定フイールド（４）が−ｉして、コン
トロール信号１ （６２）がアクティブになるとする。
するとゲー）（１０１が開かれバス（１２ｉ上のデステ
ィネーションデータがソースデータとしてバスθ３）上
に出力される。同時に、デコーダ（７）でデコードさね
た信号線（６３）がアクティブにな９、この信号ｉ （
６３）はレジスタ群（８）を側脚してバス（［力士のデ
スティネーションデータを指定レジスタに書き込む。こ
の時、信号線（６３）は上記指定レジスタからデータが
バスＱ３）上に出力しないように読み出し作用を禁止し
ている。
ィネーションデータがソースデータとしてバスθ３）上
に出力される。同時に、デコーダ（７）でデコードさね
た信号線（６３）がアクティブにな９、この信号ｉ （
６３）はレジスタ群（８）を側脚してバス（［力士のデ
スティネーションデータを指定レジスタに書き込む。こ
の時、信号線（６３）は上記指定レジスタからデータが
バスＱ３）上に出力しないように読み出し作用を禁止し
ている。
本発明は以上のようになるものであって、ソースサイク
ルとデスティネーションサイクルが並列動作する計算機
において、同じサイクルでソース指定されたレジスタと
デスティネーション指定されだレジスタが同じレジスタ
であるときも無駄な時間を費すことなくスムーズな処理
を行える。まだ同じレジスタに対して複数のマイクロコ
ードを割当てる必要がない。更に検出（コンベア）回路
やバイパス回路が簡単なもので充分である。等の効果が
ある。
ルとデスティネーションサイクルが並列動作する計算機
において、同じサイクルでソース指定されたレジスタと
デスティネーション指定されだレジスタが同じレジスタ
であるときも無駄な時間を費すことなくスムーズな処理
を行える。まだ同じレジスタに対して複数のマイクロコ
ードを割当てる必要がない。更に検出（コンベア）回路
やバイパス回路が簡単なもので充分である。等の効果が
ある。
第１図は本発明の一実施例を示すブロック図である。
２ ゛マイクロ命令レジス名 ３ ：デステイネーショ
ン指定フィールド−４，５：第１、第２ソース指定フィ
ー吐Ｓ６；コンベア回路、７：マイクロ命令デコータ″
％８，９ニレジスタフアイル、１０、Ｉｆ：バイパスゲ
ート、 １２：デスティネーション１１１１１バ入１
３、ＩＣソース１１１１バス、 ２０〜３４：デー
タライン、１５．１６．６Ｊ〜６４ 、７０ ：コント
ロールライン。 代狸人 弁理士 井 上 −男 ・−２７３
ン指定フィールド−４，５：第１、第２ソース指定フィ
ー吐Ｓ６；コンベア回路、７：マイクロ命令デコータ″
％８，９ニレジスタフアイル、１０、Ｉｆ：バイパスゲ
ート、 １２：デスティネーション１１１１１バ入１
３、ＩＣソース１１１１バス、 ２０〜３４：デー
タライン、１５．１６．６Ｊ〜６４ 、７０ ：コント
ロールライン。 代狸人 弁理士 井 上 −男 ・−２７３
Claims (1)
- ソースサイクルとデスティネーションサイクルがパイプ
ラインで動作する計算機において、その制御用マイクロ
命令のソース指定フィールドとデスティネーション指定
フィールドに同じレジスタ番号が割当てられているか否
かを比較回路で比較検出し、同一サイクルでソース指定
とデスティネーション指定が同じレジスタに対し指定し
行なわれたとき、前記比較回路の出力によりデスティネ
ーション側バスカラソース側バスへの／＜イノくスゲー
ト全開きデスティネーションデータをソースデータとし
て出力させると共に、前記デスティネーションデータを
前記レジスタに書き込み、前記レジスタから前記ソース
側バスへの出力を禁止するよう制で卸することを特徴と
する演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18897282A JPS5979355A (ja) | 1982-10-29 | 1982-10-29 | 演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18897282A JPS5979355A (ja) | 1982-10-29 | 1982-10-29 | 演算制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979355A true JPS5979355A (ja) | 1984-05-08 |
Family
ID=16233143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18897282A Pending JPS5979355A (ja) | 1982-10-29 | 1982-10-29 | 演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103624A (ja) * | 1988-10-12 | 1990-04-16 | Hitachi Ltd | データ処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056836A (ja) * | 1973-09-17 | 1975-05-17 | ||
| JPS5136042A (ja) * | 1974-09-24 | 1976-03-26 | Hitachi Ltd | |
| JPS5295940A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Computer processing control |
| JPS57130150A (en) * | 1981-02-03 | 1982-08-12 | Nec Corp | Register control system |
-
1982
- 1982-10-29 JP JP18897282A patent/JPS5979355A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056836A (ja) * | 1973-09-17 | 1975-05-17 | ||
| JPS5136042A (ja) * | 1974-09-24 | 1976-03-26 | Hitachi Ltd | |
| JPS5295940A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Computer processing control |
| JPS57130150A (en) * | 1981-02-03 | 1982-08-12 | Nec Corp | Register control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103624A (ja) * | 1988-10-12 | 1990-04-16 | Hitachi Ltd | データ処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61276031A (ja) | デ−タ処理装置 | |
| US5778248A (en) | Fast microprocessor stage bypass logic enable | |
| US5119324A (en) | Apparatus and method for performing arithmetic functions in a computer system | |
| US5053986A (en) | Circuit for preservation of sign information in operations for comparison of the absolute value of operands | |
| JPH0511977A (ja) | マイクロコンピユータのレジスタ間データ転送方式 | |
| JPS5979355A (ja) | 演算制御方式 | |
| JPH02742B2 (ja) | ||
| KR850006743A (ko) | 컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템 | |
| JPH0795270B2 (ja) | 情報処理装置 | |
| JPS61131047A (ja) | パイプライン制御方式 | |
| JPH05216852A (ja) | データ処理装置 | |
| JPS5979356A (ja) | 演算制御方式 | |
| JP2854151B2 (ja) | データ探索制御方式 | |
| JPS61194566A (ja) | ベクトルデ−タ参照制御方式 | |
| JPS61143850A (ja) | 処理装置 | |
| JPH02157934A (ja) | 可変長データ処理装置 | |
| JPS61161560A (ja) | メモリ装置 | |
| JPS61134842A (ja) | デ−タ駆動画像処理装置 | |
| JPH02148226A (ja) | 情報処理装置 | |
| JPH0439760A (ja) | データ処理システム | |
| JPS60178540A (ja) | 情報処理装置におけるバイパス制御方式 | |
| JPS60176144A (ja) | レジスタフアイル装置 | |
| JPH0342721A (ja) | 情報処理装置 | |
| JPS63284674A (ja) | ベクトルデ−タ処理装置 | |
| JPS6343782B2 (ja) |