JPH02103651A - 制御メモリの障害回復方式 - Google Patents
制御メモリの障害回復方式Info
- Publication number
- JPH02103651A JPH02103651A JP63255797A JP25579788A JPH02103651A JP H02103651 A JPH02103651 A JP H02103651A JP 63255797 A JP63255797 A JP 63255797A JP 25579788 A JP25579788 A JP 25579788A JP H02103651 A JPH02103651 A JP H02103651A
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- JP
- Japan
- Prior art keywords
- memory
- control memory
- processor
- microinstruction
- control
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は情報処理装置の障害処理方式に関するものであ
り、特に制御メモリの障害回復方式に関するものである
。
り、特に制御メモリの障害回復方式に関するものである
。
［従来の技術］
従来、情報処理装置における制御メモリ障害は、ハミン
グコードを用いたハミングチエツクが一般的であり、１
ビツト故障については故障検出の都度故障ビットの誤り
訂正を行なうとともに、誤りの検出された制御メモリの
番地に訂正後のデータを書込む方法がとられていた。
グコードを用いたハミングチエツクが一般的であり、１
ビツト故障については故障検出の都度故障ビットの誤り
訂正を行なうとともに、誤りの検出された制御メモリの
番地に訂正後のデータを書込む方法がとられていた。
［発明が解決しようとする課題］
しかしながら、この方法はα線によるメモリ素子のリフ
ト故障等の一時的な障害には効果があるが、ハードウェ
アに固定的な故障が発生した場合などには、故障した番
地を読み出すたびに誤りの訂正を行なうことになり、制
御メモリの読み出しサイクルが大きくなるとともに、こ
の障害処理を再三行なうことにもなるため、性能が著し
く低下するという欠点があった。また、２ビツト故障に
ついては回復手段がなく、さらに障害の検出回路や誤り
訂正回路のハードウェアもかなり大きなものになった。
ト故障等の一時的な障害には効果があるが、ハードウェ
アに固定的な故障が発生した場合などには、故障した番
地を読み出すたびに誤りの訂正を行なうことになり、制
御メモリの読み出しサイクルが大きくなるとともに、こ
の障害処理を再三行なうことにもなるため、性能が著し
く低下するという欠点があった。また、２ビツト故障に
ついては回復手段がなく、さらに障害の検出回路や誤り
訂正回路のハードウェアもかなり大きなものになった。
［課題を解決するための手段］
本発明による制御メモリの障害回復方式は、バックアッ
プ記憶内に保持されたマイクロプログラムを第１のプロ
セッサの制御メモリにロードする方式の情報処理装置に
おいて、 前記制御メモリは、ｍ行×ｎ列（ｍ、ｎは正整数）のメ
モリセットを１つまたは複数並べた構成の再書込み可能
なメモリであって、各メモリセットはそれぞれ該メモリ
セット内の１つの列に故障が発生した場合、故障列に代
って使用するための冗長メモリ列をも含む構成を有し、 前記第１のプロセッサへのマイクロプログラムロード動
作を制御する第２のプロセッサと、前記制御メモリから
読み出したマイクロ命令に誤りがあった場合、その内容
と対応するマイクロ命令アドレスを保持するとともに、
前記第２のプロセッサへ制御メモリ障害を通知する障害
検出手段とををし、 前記第２のプロセッサは障害通知を受け、誤ったマイク
ロ命令に対応する前記バックアップ記憶内のマイクロ命
令を読み出し、前記誤った内容と比較して誤ったビット
位置を特定し、該誤ったビットを含む制御メモリ内のメ
モリ列を取除き、代りにそのメモリ列の冗長メモリ列を
付加した形で制御メモリを再構成した後、前記バックア
ップ記憶から制御メモリへマイクロプログラムを再ロー
ドするよう制御する。
プ記憶内に保持されたマイクロプログラムを第１のプロ
セッサの制御メモリにロードする方式の情報処理装置に
おいて、 前記制御メモリは、ｍ行×ｎ列（ｍ、ｎは正整数）のメ
モリセットを１つまたは複数並べた構成の再書込み可能
なメモリであって、各メモリセットはそれぞれ該メモリ
セット内の１つの列に故障が発生した場合、故障列に代
って使用するための冗長メモリ列をも含む構成を有し、 前記第１のプロセッサへのマイクロプログラムロード動
作を制御する第２のプロセッサと、前記制御メモリから
読み出したマイクロ命令に誤りがあった場合、その内容
と対応するマイクロ命令アドレスを保持するとともに、
前記第２のプロセッサへ制御メモリ障害を通知する障害
検出手段とををし、 前記第２のプロセッサは障害通知を受け、誤ったマイク
ロ命令に対応する前記バックアップ記憶内のマイクロ命
令を読み出し、前記誤った内容と比較して誤ったビット
位置を特定し、該誤ったビットを含む制御メモリ内のメ
モリ列を取除き、代りにそのメモリ列の冗長メモリ列を
付加した形で制御メモリを再構成した後、前記バックア
ップ記憶から制御メモリへマイクロプログラムを再ロー
ドするよう制御する。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は一実施例による制御メモリの障害回復方式の構
成を示すブロック図である。
成を示すブロック図である。
第１図において、制御メモリ部１〜３の各々は、詳細を
第２図に示すごとく、内部に１ビツト×１．０２４ワー
ドのメモリ列を１０列有するメモリセット１０１と、そ
の書込みデータレジスタ１０２、書込みデータセレクタ
１０３、読出しデータセレクタ１０４、読み出しデータ
レジスタ１０５を含み、さらにセレクタ１０３および１
０４のセレクト信号を保持するレジスタ１０６を含む。
第２図に示すごとく、内部に１ビツト×１．０２４ワー
ドのメモリ列を１０列有するメモリセット１０１と、そ
の書込みデータレジスタ１０２、書込みデータセレクタ
１０３、読出しデータセレクタ１０４、読み出しデータ
レジスタ１０５を含み、さらにセレクタ１０３および１
０４のセレクト信号を保持するレジスタ１０６を含む。
セレクタ１０３は、８ビツトの出力を有し、それぞれが
レジスタ１０２の出力ｗ１〜ｗ９の隣り合った２ビツト
のいずれかを選択し、メモリセット１０１の第２列から
第９列に入力されている。
レジスタ１０２の出力ｗ１〜ｗ９の隣り合った２ビツト
のいずれかを選択し、メモリセット１０１の第２列から
第９列に入力されている。
セレクタ１０３のセレクト信号としては、レジスタ１０
６の出力Ｓ２〜Ｓ、が各ビット対応にそれぞれ与えられ
ており、Ｓｌが“０″のときＷ、を、またＳ、が“１“
のとき“Ｗ ＋−１を出力するよう動作する（ｉ−２，
３，・・・、９）。
６の出力Ｓ２〜Ｓ、が各ビット対応にそれぞれ与えられ
ており、Ｓｌが“０″のときＷ、を、またＳ、が“１“
のとき“Ｗ ＋−１を出力するよう動作する（ｉ−２，
３，・・・、９）。
セレクタ１０４は、９ビツトの出力を有し、それぞれが
メモリセット１０１の出力２１〜Ｚ１ｏノ隣り合った２
ビツトのいずれかを選択し、レジスタ１０５に人力され
ている。セレクタ１０４のセレクト信号としては、レジ
スタ１０６の出力の出力８１〜Ｓ、が各ビット対応に与
えられており、Ｓ、が“０１のときＺ」をＳ」が′１”
のきＺ、＋、を出力するよう動作する（ｊ−１，２，・
・・９）。
メモリセット１０１の出力２１〜Ｚ１ｏノ隣り合った２
ビツトのいずれかを選択し、レジスタ１０５に人力され
ている。セレクタ１０４のセレクト信号としては、レジ
スタ１０６の出力の出力８１〜Ｓ、が各ビット対応に与
えられており、Ｓ、が“０１のときＺ」をＳ」が′１”
のきＺ、＋、を出力するよう動作する（ｊ−１，２，・
・・９）。
レジスタ１０２，１０５は、いずれも８ビツトのデータ
と１ビツトのパリティビットから成る９ビツトのレジス
タである。レジスタ１０５の出力は、マイクロ命令とし
て情報処理装置内各部の制御に使われる。
と１ビツトのパリティビットから成る９ビツトのレジス
タである。レジスタ１０５の出力は、マイクロ命令とし
て情報処理装置内各部の制御に使われる。
メモリセット１０１には、信号線Ａを介して１０ビツト
のアドレスが、また信号線Ｅを介して書込み有効信号が
与えられている。
のアドレスが、また信号線Ｅを介して書込み有効信号が
与えられている。
第１図に戻り、レジスタ４は１０ビツトから成り、制御
メモリ部１〜３のそれぞれの中にあるメモリセット１０
１のアドレスを共通的に保持する。
メモリ部１〜３のそれぞれの中にあるメモリセット１０
１のアドレスを共通的に保持する。
また、レジスタ５はレジスタ４の内容を受け、各レジス
タ１０５に保持されたマイクロ命令のマイクロ命令アド
レスを保持する。
タ１０５に保持されたマイクロ命令のマイクロ命令アド
レスを保持する。
排他的論理和回路６〜８は、制御メモリ部１〜３内の各
レジスタ１０５に保持された内容のパリティ・エラーを
検出するためのもので、そのエラー出力はオアゲート９
で論理和かとられ、初期設定および障害処理用プロセッ
サ（ＤＧＰ）１０に人力されている。
レジスタ１０５に保持された内容のパリティ・エラーを
検出するためのもので、そのエラー出力はオアゲート９
で論理和かとられ、初期設定および障害処理用プロセッ
サ（ＤＧＰ）１０に人力されている。
ＤＧＰＩＯは、主に情報処理装置内部の初期設定や障害
処理を行なう独立プロセッサで、シフトバスにより情報
処理装置内のフリップ・フロップを制御できるものであ
る。本実施例で言えば、信号線Ｓｌから始まり信号線Ｓ
Ｏで終わる一連のパスを用いて、全てのレジスタの読み
出しまたは設定が可能となっている。
処理を行なう独立プロセッサで、シフトバスにより情報
処理装置内のフリップ・フロップを制御できるものであ
る。本実施例で言えば、信号線Ｓｌから始まり信号線Ｓ
Ｏで終わる一連のパスを用いて、全てのレジスタの読み
出しまたは設定が可能となっている。
記憶装置１１は内部にマイクロプログラム格納域を含む
メモリ装置で、ＤＧＰＩＯにより任意にアクセス可能な
ものである。
メモリ装置で、ＤＧＰＩＯにより任意にアクセス可能な
ものである。
無効化回路１２はオアゲート９が６１”となったとき信
号線Ｃのマイクロ命令を無効化するためのゲート回路で
ある。
号線Ｃのマイクロ命令を無効化するためのゲート回路で
ある。
なお、第１図においては、各制御メモリ部内のメモリセ
ット１０１およびセレクタ１０３゜１０４は省略してお
り、図示していない。
ット１０１およびセレクタ１０３゜１０４は省略してお
り、図示していない。
以上の構成から解るように、本実施例の制御メモリは制
御メモリ部外からは、あたかも（２４ビツト＋３パリテ
イ） Ｘｌ、０２４ワードの構成に見えることになる。
御メモリ部外からは、あたかも（２４ビツト＋３パリテ
イ） Ｘｌ、０２４ワードの構成に見えることになる。
次に本実施例につき具体的に動作を追って説明する。
まず、初期設定時のマイクロプログラムロード動作につ
いては、ＤＧＰＩＯが各制御メモリ部のレジスタ１０６
にオール“０１ レジスタ１０２に記憶装置１１より読
み出したロードデータ、レジスタ４にロードすべきマイ
クロ命令アドレス（オール′０′）をシフトバスを使っ
て設定した後、信号線Ｅを書込み有効状態にして１ワー
ドのロードを終える。以後、順次レジスタ１０２に設定
する制御メモリのロードデータおよびレジスタ４に設定
するマイクロ命令アドレスを変えながら、制御メモリの
全ワードにマイクロプログラムをロードして行く。全ワ
ードのロード完了後には、各制御メモリ部のメモリセッ
ト１０１は、第１列から第８列に有効マイクロ命令が、
第９列にそのパリティがロードされている。第１０列に
は第９列と同一内容がロードされることになるが、意味
はない。
いては、ＤＧＰＩＯが各制御メモリ部のレジスタ１０６
にオール“０１ レジスタ１０２に記憶装置１１より読
み出したロードデータ、レジスタ４にロードすべきマイ
クロ命令アドレス（オール′０′）をシフトバスを使っ
て設定した後、信号線Ｅを書込み有効状態にして１ワー
ドのロードを終える。以後、順次レジスタ１０２に設定
する制御メモリのロードデータおよびレジスタ４に設定
するマイクロ命令アドレスを変えながら、制御メモリの
全ワードにマイクロプログラムをロードして行く。全ワ
ードのロード完了後には、各制御メモリ部のメモリセッ
ト１０１は、第１列から第８列に有効マイクロ命令が、
第９列にそのパリティがロードされている。第１０列に
は第９列と同一内容がロードされることになるが、意味
はない。
初期マイクロプログラムロードが完了すると、ＤＧＰＩ
Ｏよりのシフトバスは無効化され、マイクプログラムシ
ーケンス制御部（図示せず）より、実行すべきマイクロ
命令アドレスがレジスタ４に設定される。次いで、この
マイクロ命令アドレスに対応する制御メモリの内容が、
各レジスタ１０５に読み出され、情報処理装置内各部の
制御に使用されるとともに、次のマイクロ命令アドレス
がレジスタ４に設定される。制御メモリに障害が発生し
ない限り、この動作のくり返しで順次処理が進められて
いく。
Ｏよりのシフトバスは無効化され、マイクプログラムシ
ーケンス制御部（図示せず）より、実行すべきマイクロ
命令アドレスがレジスタ４に設定される。次いで、この
マイクロ命令アドレスに対応する制御メモリの内容が、
各レジスタ１０５に読み出され、情報処理装置内各部の
制御に使用されるとともに、次のマイクロ命令アドレス
がレジスタ４に設定される。制御メモリに障害が発生し
ない限り、この動作のくり返しで順次処理が進められて
いく。
さて、今、制御メモリ部１内のメモリセ・ノド１０１の
第４列に故障が発生し、エラーデータが制御メモリ部１
内のレジスタ１０５に読み出されたとすると、排他的論
理和回路６の出力が“１”となり、オアゲート９を経て
無効化回路１２に各レジスタ１０５に保持されたマイク
ロ命令の無効化を指示するとともに、ＤＧＰＩＯに対し
て制御メモリ障害が通知される。
第４列に故障が発生し、エラーデータが制御メモリ部１
内のレジスタ１０５に読み出されたとすると、排他的論
理和回路６の出力が“１”となり、オアゲート９を経て
無効化回路１２に各レジスタ１０５に保持されたマイク
ロ命令の無効化を指示するとともに、ＤＧＰＩＯに対し
て制御メモリ障害が通知される。
ＤＧＰＩＯは、これを受けて、まずシフトバスを有効に
して、レジスタ５および各制御メモリ部のレジスタ１０
２，１０５，１０６の内容を読み出し、レジスタ５から
得られるマイクロ命令アドレスに対応するマイクロ命令
の内容を記憶装置ｌｌ内のマイクロプログラム域から読
み出す。
して、レジスタ５および各制御メモリ部のレジスタ１０
２，１０５，１０６の内容を読み出し、レジスタ５から
得られるマイクロ命令アドレスに対応するマイクロ命令
の内容を記憶装置ｌｌ内のマイクロプログラム域から読
み出す。
次いで、ＤＧＰＩＯは、この内容と各制御メモリ部のレ
ジスタ１０５より得られるマイクロ命令のエラーデータ
とを比較し、故障したビット位置を見つける（今の場合
、制御メモリ部１のレジスタ１０５の８４ビツト）。さ
らに、ＤＧＰＩＯは判明したビット位置を含む制御メモ
リ部のレジスタ１０６の内容がオール“０″かどうか調
べ、オール“０”でなければ回復不能な障害と認識し回
復処理をあきらめるが、オール“０“であったならば故
障ビット位置を避けるような値を対応するレジスタ１０
６に設定（今の場合、“０００１１１１１１ ’を設定
）しながら、初期マイクロプログラムロードと同様の方
法で記憶装置１１内のマイクロプログラム領域から制御
メモリへの再ロードを行なう。
ジスタ１０５より得られるマイクロ命令のエラーデータ
とを比較し、故障したビット位置を見つける（今の場合
、制御メモリ部１のレジスタ１０５の８４ビツト）。さ
らに、ＤＧＰＩＯは判明したビット位置を含む制御メモ
リ部のレジスタ１０６の内容がオール“０″かどうか調
べ、オール“０”でなければ回復不能な障害と認識し回
復処理をあきらめるが、オール“０“であったならば故
障ビット位置を避けるような値を対応するレジスタ１０
６に設定（今の場合、“０００１１１１１１ ’を設定
）しながら、初期マイクロプログラムロードと同様の方
法で記憶装置１１内のマイクロプログラム領域から制御
メモリへの再ロードを行なう。
このとき、制御メモリ部１内のメモリセット１０１の入
力は、第１列からｍ３列までにはＷｌ〜Ｗ、が、また第
５列から第１０列までにはＷ。
力は、第１列からｍ３列までにはＷｌ〜Ｗ、が、また第
５列から第１０列までにはＷ。
〜Ｗ９が入力される形となる。
最後に、制御メモリ部１内のレジスタ１０６には“００
０１１１１１１” レジスタ１０５には障害の発生した
マイクロ命令の正しいデータ、これら以外のレジスタに
は障害発生時点の内容をそれぞれシフトレパスを使って
設定した後、シフトバスを無効化して処理を終える。
０１１１１１１” レジスタ１０５には障害の発生した
マイクロ命令の正しいデータ、これら以外のレジスタに
は障害発生時点の内容をそれぞれシフトレパスを使って
設定した後、シフトバスを無効化して処理を終える。
情報処理装置側は処理を再開するが、あたかも何もなか
ったかのように動作し続けるのは勿論である。
ったかのように動作し続けるのは勿論である。
この後、さらに別の制御メモリ部内のメモリセットに故
障が発生したとしても、同様の処理により、障害回復が
可能であることは言うまでもない。
障が発生したとしても、同様の処理により、障害回復が
可能であることは言うまでもない。
［発明の効果コ
以上説明したように本発明によれば、情報処理装置内の
制御メモリ障害時に、その処理を障害装置とは別のプロ
セッサに行なわせ、障害データとバックアップ記憶内に
保持された正しいデータとを比較して、障害箇所を認識
し、障害箇所を代替メモリと置換える形で制御メモリを
再構成した後、マイクロプログラムの再ロードを行なう
方法をとることにより、情報処理装置側のハードウェア
負担を軽減するとともに、代替メモリの許す限り、複数
の障害が発生しても回復できるという効果がある。
制御メモリ障害時に、その処理を障害装置とは別のプロ
セッサに行なわせ、障害データとバックアップ記憶内に
保持された正しいデータとを比較して、障害箇所を認識
し、障害箇所を代替メモリと置換える形で制御メモリを
再構成した後、マイクロプログラムの再ロードを行なう
方法をとることにより、情報処理装置側のハードウェア
負担を軽減するとともに、代替メモリの許す限り、複数
の障害が発生しても回復できるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図中の各制御メモリ部１〜３の詳細ブロック
図である。 １．２．３・・・制御メモリ部、４，５川レジスタ、６
．７．８・・・排他的論理和回路、９・・・オアゲート
、１０・・・初期設定および障害処理プロセッサ（ＤＧ
Ｐ）、１１・・・記憶装置、１２・・・無効化ゲート回
路、１０１・・・メモリセット、１０２，１０５．１０
６・・・レジスタ、１０３，１０４・・・セレクタ。 第２図
２図は第１図中の各制御メモリ部１〜３の詳細ブロック
図である。 １．２．３・・・制御メモリ部、４，５川レジスタ、６
．７．８・・・排他的論理和回路、９・・・オアゲート
、１０・・・初期設定および障害処理プロセッサ（ＤＧ
Ｐ）、１１・・・記憶装置、１２・・・無効化ゲート回
路、１０１・・・メモリセット、１０２，１０５．１０
６・・・レジスタ、１０３，１０４・・・セレクタ。 第２図
Claims (1)
- 【特許請求の範囲】 １、バックアップ記憶内のマイクロプログラム領域に保
持された内容を第１のプロセッサの制御メモリへロード
する方式の情報処理装置において、前記制御メモリは、
ｍ行×ｎ列（ｍ、ｎは正整数）のメモリセットを単位と
して、これを１つまたは複数のメモリセット分並べて構
成された再書込み可能なメモリであって、さらに各メモ
リセットはそれぞれ該メモリセット内の１つの列に故障
が発生した場合、該故障列に代って使用するための冗長
メモリ列をも含む構成を有し、 前記第１のプロセッサへのマイクロプログラムロード動
作を制御する第２のプロセッサと、前記制御メモリから
読み出したマイクロ命令に誤りがあった場合、該マイク
ロ命令の誤った内容とその対応するマイクロ命令アドレ
スを保持するとともに、前記第２のプロセッサへ制御メ
モリ障害を通知する障害検出手段とを有し、 前記第２のプロセッサは、前記制御メモリ障害を通知さ
れたとき、前記誤りのあったマイクロ命令のアドレスに
対応する前記バックアップ記憶内のマイクロ命令を読み
出し、前記マイクロ命令の誤った内容と比較して誤った
ビット位置を特定し、該誤ったビットを含む前記制御メ
モリ内のメモリ列を取除き、かつそのメモリ列を含むメ
モリセット内の前記冗長メモリ列を付加した形で制御メ
モリを再構成した後、前記バックアップ記憶から制御メ
モリへマイクロプログラムを再ロードするよう制御する
ことを特徴とする制御メモリの障害回復方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255797A JPH02103651A (ja) | 1988-10-13 | 1988-10-13 | 制御メモリの障害回復方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255797A JPH02103651A (ja) | 1988-10-13 | 1988-10-13 | 制御メモリの障害回復方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02103651A true JPH02103651A (ja) | 1990-04-16 |
Family
ID=17283766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255797A Pending JPH02103651A (ja) | 1988-10-13 | 1988-10-13 | 制御メモリの障害回復方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02103651A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222497A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | マイクロプログラム制御装置 |
| JPS60200352A (ja) * | 1984-03-23 | 1985-10-09 | Fujitsu Ltd | メモリ装置診断方式 |
-
1988
- 1988-10-13 JP JP63255797A patent/JPH02103651A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222497A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | マイクロプログラム制御装置 |
| JPS60200352A (ja) * | 1984-03-23 | 1985-10-09 | Fujitsu Ltd | メモリ装置診断方式 |
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