JPH02199564A - 制御メモリの障害回復方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置の障害処理方式に関するものであ
り、特に制御メモリの障害回復方式に関するものである
。

［従来の技術］ 従来、情報処理装置における制御メモリ障害はハミング
コードを用いたハミングチエツクが一般的であり、１ビ
ツト故障については故障検出の都度故障ビットの誤り訂
正を行うとともに、誤りの検出された制御メモリの番地
に訂正後のデータを書込む方式がとられていた。

［発明が解決しようとする課題］ しかしながら、従来の方法は、α線によるメモリ素子の
ソフト故障等の一時的な障害には効果があるが、ハード
ウェアに固定的な故障が発生した場合などには、故障し
た番地を読み出すたびに、誤りの訂正を行うことになり
、制御メモリの読み出しサイクルが大きくなるとともに
、この障害処理を再三行うことにもなるため、性能が著
しく低下するという欠点があった。また２ビツト故障に
ついては回復手段がなく、さらに障害の検出回路や誤り
訂正回路のハードウェアもかなり大きなものであった。

そこで、本発明の技術的課題は、上記欠点に鑑み、ハー
ドウェアの負担を軽減すると共に、障害が発生した場合
においても、性能を落すことなく回復可能な制御メモリ
の障害回復方式を提供することである。

［問題点を解決するための手段］ 本発明によれば、バックアップ記憶内に保持されたマイ
クロプログラムを第１のプロセッサの制御メモリにロー
ドする方式の情報処理装置において、前記第１のプロセ
ッサへのマイクロプログラムロード動作を制御する第２
のプロセッサと、ｍ行×ｎ列（ｍ、ｎは正整数）のメモ
リセットを１つまたは複数個並べた構成の再書込み可能
なメモリであって、各メモリセットはそれぞれ該メモリ
セット内の１つの列に故障が発生した場合、故障列に代
って使用するための冗長メモリ列をも含む構成の制御メ
モリと、制御メモリから読み出したマイクロ命令に誤り
があった場合、その内容と対応するマイクロ命令アドレ
スを保持するとともに、前記第２のプロセッサへ制御メ
モリ障害を通知する障害検出手段とを有し、前記第２の
プロセッサは該障害通知を受け、誤ったマイクロ命令に
対応するバックアップ記憶内のマイクロ命令を読み出し
、前記誤った内容と比較して誤ったビット位置を特定し
、制御メモリへの書込みデータのうち故障ビットを含む
メモリセットへの書込みデータについては故障ビットを
含むメモリ列を避けるようにシフトしたものを使用して
前記制御メモリへの再ロードを行うとともに、以後の読
み出しが故障ビットを含むメモリ列を取除きかつそのメ
モリ列を含むメモリセット内の冗長メモリ列を付加した
形で行われるよう制御メモリの再構成を行う構成を有す
ることを特徴とする制御メモリの障害回復方式が得られ
る。

［実施例］ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。図
中の制御メモリ部１〜３は詳細を第２図に示すごとく内
部に１ビツトＸ１０２４ワードのメモリ列を１０列有す
るメモリセット１０１と、その書込みデータレジスタ１
０２と、読み出しデータセレクタ１０４と、読み出しデ
ータレジスタ１０５とを含み、さらにセレクタ１０４の
切換ｆｇ号を保持するレジスタ１０６を含む。セレクタ
１０４は９個の切換回路からなり、それぞれがメモリセ
ット１０１の出力Ｚ１〜Ｚ１ｏの隣り合った２ビツトの
いずれか１ビツトを選択しレジスタ１゜５に入力する。

切換信号としては、レジ′スタ１゜６の出力Ｓ１〜Ｓ９
が各切換回路に対応して与えられており、Ｓ、が“０”
のとき２．を、Ｓ、が“１”のときｚ１＋１を出力する
よう動作する。

（ｉ−１，２，・・・、９）レジスタ１′ｏ２は１０ビ
ツトからなりメモリセット１０１への書込みデータを保
持する。レジスタ１０５は９ビツトがらなり、セレクタ
１０４の出力Ｒ１〜Ｒ９を保持するもので、うち１ビツ
トはパリティピットである。

レジスタ１０５の出力はマイクロ命令として、情報処理
装置内各部の制御に使われる。メモリセット１０１には
第１図で示すごとく信号線Ａを介して１０ビツトのアド
レスが、また信号線Ｅを介して書込み指示信号が入力さ
れている。

第１図に戻り、レジスタ４は１０ビツトからなり、制御
メモリ部１〜３のそれぞれの中にあるメモリセット１０
１のアドレスを共通的に保持する。

また、レジスタ５はレジスタ４の出力を入力され各レジ
スタ１０５に保持されたマイクロ命令のマイクロ命令ア
ドレスを保持する。Ｅｘｅ　Ｉ　ｕｓ　ｉ　ｖｅ−ＯＲ
回路６〜８は制御メモリ部１〜３内の各レジスタ１０５
に保持された内容のパリティエラーを検出するためのも
ので、そのエラー出力はＯＲゲート８で論理和がとられ
ＤＧＰＩＯに入力されている。

ＤＧＰＩＯは主に情報処理装置内部の初期設定や障害処
理を行う独立プロセッサで、シフトバスにより情報処理
装置内のフリップ・フロップを制御できるものである。

本実施例で言えば信号線ＳＩから始まり信号線ＳＯで終
わる一連のシフトバスを用いて第１図で図示するすべて
のレジスタの読み出しまたは設定が可能となっている。

記憶装置１１は内部にマイクロプログラム格納域を含む
メモリ装置で、ＤＧＵｌｏにより任意にアクセス可能な
ものである。無効化回路１２はＯＲゲート８が“１２と
なったとき信号線Ｃのマイクロ命令を無効化するための
ゲート回路である。

なお、第１図においては各制御メモリ部内のメモリセッ
ト１０１およびセレクタ１０４は省略してあり、図示し
ていない。

次に本実施例につき具体的に動作を追って説明する。

まず本実施例を含む情報処理装置の初期設定時のマイク
ロプログラム初期ロード動作はＤＧＵＩＯがシフトバス
を有効化した後各制御メモリ部内の各レジスター０６に
オール“０”、各レジスター０２のＢ　　−Ｂ９ビット
には記憶装置１１から読み出したロードデータ（マイク
ロ命令アドレス“０“番地のマイクロ命令語）を、また
各レジスタ１０２のＢｌｏビットには０＃を、さらにレ
ジスタ４にはロードすべきマイクロ命令アドレス（オー
ル“０”）をそれぞれシフトバスを使って設定し、信号
線Ｅを一坦書込み有効状態にして各レジスタ１０２に設
定した内容を各メモリセット１０１に書込んだ後書込み
無効状態に戻して制御メモリ１ワードのロードを終える
。以後順次レジスタ１０２に設定する制御メモリのロー
ドデータおよびレジスタ４に設定するマイクロ命令アド
レスを変えながら同様の動作で制御メモリの全ワードに
マイクロプログラムをロードして行き、全ワードのロー
ドを完了後にシフトバスを無効化する。

全ワード完了後には各制御メモリ部の各メモリセット１
０１には第１列から第９列に有効マイクロ命令が、第９
列にはそのパリティが各々ロードされていることになる
。第１０列には０″がロードされていることになるが意
味はない。

初期マイクロプログラムロードが完了するとＤＧＵＩＯ
よりのシフトバスは無効化されマイクロプログラムシー
ケンス制御部（図示せず）より実行すべきマイクロ命令
アドレスがレジスタ４に設定される。次いでこのマイク
ロ命令アドレスに対応する制御メモリの内容が各レジス
タ１０５に読み□出され、情報処理装置各部の制御に使
用されるとともに次のマイクロ命令アドレスがレジスタ
４に設定される。制御メモリ障害が発生しない限りこの
動作のくり返しで順次処理が進めら・れて行く。

さて、今、制御メモリ部１内のメモリセット１０１の第
４列に故障が発生し、エラーデータが制御メモリ部１内
のレジスタ１０５に読み出されたとすると、Ｅｘｃ　ｌ
　ｕｓ　１ｖｅ−ＯＲ回路６の出力が“１”となりＯＲ
ゲート８を経て無効化回路１２に各レジスタ１０５に保
持されたマイクロ命令の無効化を指示するとともに、Ｄ
ＧＵＩＯに対して制御メモリ障害が通知される。通知を
受けたＤＧＵＩＯはまずシフトバスを有効化してレジス
タ５および各制御メモリ部のレジスタ１０２，１０５，
１０６の内容を読み出し、レジスタ５から得られるマイ
クロ命令アドレスに対応するマイクロ命令の内容を記憶
装置１１内のマイクロプログラム域から読み出す。次い
でこの内容と各ＩＩＩＩＩＩメモリ部のレジスター０５
より得られるマイクロ命令のエラーデータとを比較し、
故障したビット位置を見つける。

（今の場合制御メモリ部１のレジスター０５の０４ビツ
トがエラーしている。）さらに判明したビット位置を含
む制御メモリ部ｌのレジスター０６の内容がオール“０
”かどうか調べ、もしオール“０”でなれば回復不能な
障害と認識し回復処理をあきらめる。

一方、オール“Ｏ”であったならば制御メモリ部１内の
レジスター０２のＢ　ｔ　−Ｂ　ｓビットおよびＢ　　
−１３ｔｏビットと他の制御メモリ部内のレジスタ１０
２の各８１〜Ｂ９ビツトとに記憶装置１１から読み出し
たロードデータ（マイクロ命令アドレス“Ｏ”番地のマ
イクロ命令語）を設定し、制御メモリ部１内のレジスタ
ー０２のＢ４ビット及び他の制御メモリ部内のレジスタ
ー０２の各８９ビツトには“０”を設定する。さらにレ
ジスタ４にはロードすべきマイクロ命令アドレス（オー
ル“０”）を設定する。これらレジスタ４および１０２
への設定をすべてシフトパスを使って行った後信号線Ｅ
を一坦書込み有効状態にし、各メモリセット１０１への
書込みを行ってから信号線Ｅを書込み有効状態に戻して
制御メモリ１ワードのロードを終える。以後レジスタ１
０２に設定する制御メモリへのロードデータとレジスタ
４に設定するマイクロ命令アドレスとを変えながら同様
の動作で制御メモリ全ワードにマイクロプログラムをロ
ードして行く。全ワードのロードを完了すると制御メモ
リ部１内のメモリセット１０１では第１列から第３列お
よび第５列から第１０列に有効マイクロ命令が、また他
の制御メモリ部内のメモリセット１０１では第１列から
第９列に有効マイクロ命令がそれぞれロードされること
になる。残った制御メモリ部１内の第４列と他の制御メ
モリ部の各１０列には故障箇所を除いてオール“０”を
書込んだことになるが意味はない。最後に制御メモリ部
１内のレジスタ１０６には故障メモリ列を読み出すこと
のないような値（今の場合“０００１１１１１１”）制
御メモリ部１内のレジスタ１０５にはエラーのあったマ
イクロ命令の正しいデータ、これら以外のレジスタには
障害発生時点の内容をそれぞれシフトパスを使って設定
した後、シフドパマスを無効化して処理を終える。情報
処理装置例は処理を再開するが、あたかも何もなかった
かのように動作し続けるのは勿論のことである。

この後制御メモリ部２または３内のメモリセット１０１
に故障が発生したとしても同様の処理により障害回復が
可能であることは言うまでもない。

［発明の効果］ 以上説明したように、本発明によれば情報処理装置内の
制御メモリ障害時に、その処理を障害装置とは別のプロ
セッサに行イ）せ、障害データとバックアップ記憶内に
保持された正しいデータとを比較して障害箇所を認識し
、障害箇所を代替メモリと置換える形で制御メモリへの
マイクロプログラム再ロードを行ない、制御メモリを再
構成するという方法をとることにより、情報処理装置例
のハードウェア負担を軽減すると・ともに、代替メモリ
の許す限り、複数の障害が発生しても回復可能とする効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図中の各制御メモリ部１〜３の詳細プロ、ツク図で
ある。 １．２．３・・・制御メモリ部、４，５・・・レジスタ
、６、　７．　８−Ｅｘｃｌｕｓｉｖｅ　ＯＲ回路、８
−ＯＲゲート、１０・・・初期設定および障害処理用プ
ロセッサ、１１・・・記憶装置、１２・・・無効化ゲー
ト回路、１０１・・・メモリセット、４０２，１０５，
１０６・・・レジスタ、１０４・・・セレクタ。

Claims (1)

1. 【特許請求の範囲】 １）バックアップ記憶内のマイクロプログラム領域に保
   持された内容を、第１のプロセッサの制御メモリへロー
   ドする方式の情報処理装置において、 前記第１のプロセッサへのマイクロプログラムロード動
   作を制御する第２のプロセッサと、ｍ行×ｎ列（ｍ、ｎ
   は正整数）のメモリセットを単位として、該メモリセッ
   トをビット方向に１以上並べた再書込み可能なメモリで
   あって、さらに当該各メモリセットはそれぞれ該メモリ
   セット内の１つの列に故障が発生した場合に該故障列に
   代って使用するための冗長メモリ列をも含む構成を有す
   る制御メモリと、 前記制御メモリから読み出したマイクロ命令に誤りがあ
   つた場合、該マイクロ命令の誤った内容とその対応する
   マイクロ命令アドレスとを保持するとともに、前記第２
   のプロセッサへ制御メモリ障害を通知する障害検出手段
   とを有し、 前記第２のプロセッサは、前記制御メモリ障害を通知さ
   れたとき、前記誤りのあったマイクロ命令のアドレスに
   対応する前記バックアップ記憶内のマイクロ命令を読み
   出し、該バックアップ記憶内のマイクロ命令と前記マイ
   クロ命令の誤った内容とを比較して誤ったビット位置を
   特定し、前記制御メモリへの書込みデータのうち該故障
   ビットを含むメモリセットへの書込みデータについては
   、故障ビットを含むメモリ列を避けるようにシフトした
   ものを使用して、前記制御メモリへの再ロードを行うと
   ともに、以後の読み出しが故障ビットを含むメモリ列を
   取除き、かつ、そのメモリ列を含むメモリセット内の冗
   長メモリ列を付加した形で行われるよう前記制御メモリ
   を再構成することを特徴とする制御メモリの障害回復方
   式。