JPH02103654A - 演算制御装置の入出力装置 - Google Patents
演算制御装置の入出力装置Info
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- JPH02103654A JPH02103654A JP63255779A JP25577988A JPH02103654A JP H02103654 A JPH02103654 A JP H02103654A JP 63255779 A JP63255779 A JP 63255779A JP 25577988 A JP25577988 A JP 25577988A JP H02103654 A JPH02103654 A JP H02103654A
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- JP
- Japan
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- control unit
- data
- input
- arithmetic control
- external device
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1131—I-O connected to a bus
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
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- G05B2219/11—Plc I-O input output
- G05B2219/1196—Intelligent, smart I-O can function independently, monitoring limit values
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/12—Plc mp multi processor system
- G05B2219/1205—Memory access for different processors, memory arbitration, mailbox
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、プログラマブルコントローラ等の演算制御装
置の入出力装置に係り、特にユーザーが演算制御装置の
仕様を直接意識することなくインターフェースをとるこ
とのできる標準インターフェースを備えた演算制御装置
の入出力装置に関する。
置の入出力装置に係り、特にユーザーが演算制御装置の
仕様を直接意識することなくインターフェースをとるこ
とのできる標準インターフェースを備えた演算制御装置
の入出力装置に関する。
（従来の技術）
演算制御装置における従来の入出力装置を第４図に示す
。演算制御部１、主記憶部２及びこれらを接続する内部
バス３より構成される演算部は、入出力インターフェー
ス部４を介して入出力バス５へ接続されたプロセス入出
力装置６ヘデータの入出力を行い、ユーザー回路７はプ
ロセス入出力装置６を介してデータの交換が行われてい
る。
。演算制御部１、主記憶部２及びこれらを接続する内部
バス３より構成される演算部は、入出力インターフェー
ス部４を介して入出力バス５へ接続されたプロセス入出
力装置６ヘデータの入出力を行い、ユーザー回路７はプ
ロセス入出力装置６を介してデータの交換が行われてい
る。
ユーザー回路は様々なデータ処理を実現するためにユー
ザー自身が独自の仕様で製作する回路でＣＰＵを搭載し
た回路の場合もある。
ザー自身が独自の仕様で製作する回路でＣＰＵを搭載し
た回路の場合もある。
ＣＰＵやＲＡＭ、ＲＯＭ等のメモリを備えたユ−ザー回
路の場合、プロセス入出力装置６の入出力信号９をバス
構成の信号（双方向性信号）に変換するインターフェー
ス回路２０を備えている。
路の場合、プロセス入出力装置６の入出力信号９をバス
構成の信号（双方向性信号）に変換するインターフェー
ス回路２０を備えている。
また、別の従来例として、このようなユーザー回路８を
直接に入出力バスに接続する場合がある。
直接に入出力バスに接続する場合がある。
（発明が解決しようとする課題）
しかしながら、上記従来のプロセス入出力装置では、バ
ッファ回路１０及び入出力回路１１とユーザー回路７の
間では単純に入出力ポート化された信号、すなわち、一
方向性の信号９によりデータの交換が行われており、デ
ータの伝達スピードが遅く、効率の良いデータ交換が行
えないという問題がある。また、この場合、プロセス入
出力装置６とユーザー回路７を物理的に別々の装置とし
て製作しなければならないという問題もある。
ッファ回路１０及び入出力回路１１とユーザー回路７の
間では単純に入出力ポート化された信号、すなわち、一
方向性の信号９によりデータの交換が行われており、デ
ータの伝達スピードが遅く、効率の良いデータ交換が行
えないという問題がある。また、この場合、プロセス入
出力装置６とユーザー回路７を物理的に別々の装置とし
て製作しなければならないという問題もある。
また、別の従来例では、ユーザーは入出力バス５側の様
々なハードウェア及びソフトウェアの仕様を十分に認識
してインターフェース回路２１を設計しなければならず
設計上の困難さや総合的な試験を伴い、めんどうでめっ
た。
々なハードウェア及びソフトウェアの仕様を十分に認識
してインターフェース回路２１を設計しなければならず
設計上の困難さや総合的な試験を伴い、めんどうでめっ
た。
本発明の目的は、ユーザーが製作する回路と演算制御装
置間のデータ交換を効率的で高速に行うことができ、汎
用性のある標準的なインターフェース回路を備えたプロ
セス入出力装置を提供することにある。
置間のデータ交換を効率的で高速に行うことができ、汎
用性のある標準的なインターフェース回路を備えたプロ
セス入出力装置を提供することにある。
（発明の構成〕
（課題を解決するための手段）
上記の目的を達成するため、本発明は、プログラマブル
コントローラ等の演算制御部側のバスに接続され外部装
置とデータの交換を行う装置において、 演算制御部側と外部装置側の両方からアクセス可能な内
部メモリを持つ双方向データ制御手段と、演算制御部側
からのアクセス要求と外部装置側からのアクセス要求が
競合したとき外部装置側から供給される同期信号に同期
して演算制御部側を優先して実行させる調停手段と、演
算制御部側からのアクセス要求とアドレス指令により外
部装置側のアクセス要求に対し禁止信号を出力し、演算
制御部側のアクセス要求を連続して実行させる連続デー
タ保証手段から成る標準インターフェース手段を設は演
算制御装置の入出力装置を構成する。
コントローラ等の演算制御部側のバスに接続され外部装
置とデータの交換を行う装置において、 演算制御部側と外部装置側の両方からアクセス可能な内
部メモリを持つ双方向データ制御手段と、演算制御部側
からのアクセス要求と外部装置側からのアクセス要求が
競合したとき外部装置側から供給される同期信号に同期
して演算制御部側を優先して実行させる調停手段と、演
算制御部側からのアクセス要求とアドレス指令により外
部装置側のアクセス要求に対し禁止信号を出力し、演算
制御部側のアクセス要求を連続して実行させる連続デー
タ保証手段から成る標準インターフェース手段を設は演
算制御装置の入出力装置を構成する。
（作 用）
上記構成において、演算制御部側と外部装置側のアクセ
ス要求が競合したとき、調停手段は外部装置側から供給
される同期ブロックに同期して外部装置側の許可信号を
禁止状態とし、演算制御部側のアクセス要求を優先して
実行させる。
ス要求が競合したとき、調停手段は外部装置側から供給
される同期ブロックに同期して外部装置側の許可信号を
禁止状態とし、演算制御部側のアクセス要求を優先して
実行させる。
また、連続データ保証手段は演算制御部側からアクセス
するとき所定のアドレスとなるまで外部装置側の許可信
号を禁止状態として連続データを確実にアクセスする。
するとき所定のアドレスとなるまで外部装置側の許可信
号を禁止状態として連続データを確実にアクセスする。
上記の標準インターフェース手段を設けることにより°
、演算制御部側と外部装置側は双方向データ制御手段の
内部メモリに対してそれぞれ独立にアクセスすることが
可能となり容易にしかも高速でデータの交換を行うこと
のできる演算制御装置の入出力装置を得ることができる
。
、演算制御部側と外部装置側は双方向データ制御手段の
内部メモリに対してそれぞれ独立にアクセスすることが
可能となり容易にしかも高速でデータの交換を行うこと
のできる演算制御装置の入出力装置を得ることができる
。
（実施例）
本発明による演算制御装置の入出力袋＠６は第３図に示
すようにＣＰＵとＲＡＭ、ＲＯＭ等のメモリを有するユ
ーザー回路（外部装置）８を収納し、演算制御部側の入
出力バス５とバッファ回路１０を介して演算制御部側と
外部装置側のデータ交換を行う標準インターフェース手
段３０を備えて構成される。
すようにＣＰＵとＲＡＭ、ＲＯＭ等のメモリを有するユ
ーザー回路（外部装置）８を収納し、演算制御部側の入
出力バス５とバッファ回路１０を介して演算制御部側と
外部装置側のデータ交換を行う標準インターフェース手
段３０を備えて構成される。
上記標準インターフェース手段３０が本発明の主要部を
成すものであり、その一実施例を第１図に示す。
成すものであり、その一実施例を第１図に示す。
第１図において、入出力装置選択信＠ＳＥＬ、書き込み
信号ＷＲ１読み出し信号ＲＤ、応答信号ＡＣＫは演算制
御部側の信号で、信号のタイミング及びハードウェア的
な仕様は演算制御部特有の信号となっており、演算部要
求制御手段１００へ入力され演算制御部からの要求を調
整する。演算制御部側からのアドレス信号ＡＤＲはバッ
ファ回路１０４を介して、双方向データ制御手段１０３
の内部メモリアクセス番地を指定する。データバッファ
回路１０５は演算部要求制御手段１００により生成され
たデータ選択信号ＤＳ及びデータリード信号Ｒにより演
算制御部側の出力データを双方向データ制御手段１０３
へ入力したり双方向データ制御手段１０３の出力データ
を演算制御部側へ入力したり制御する。連続データ保証
手段１０１は、演算制御部側から連続してデータをアク
セスする時に、途中でユーザー回路（外部装置）側から
のアクセスを禁止するためのもので、演算制御部側がユ
ーザー回路をアクセスする時、演算部要求制御手段１０
０で生成されるインターフェース回路選択信号Ｃ８Ｌと
アドレス信＠Ａから、要求維持信号ＨＯＬＤが生成され
、調停手段１０２へ入力される。調停手段１０２は双方
向データ制御手段１０３を制御するためのもので、ユー
ザー回路からの要求及び演算制御部側からの要求を調停
し、効率的にしかも高速に切換動作を行うものでおる。
信号ＷＲ１読み出し信号ＲＤ、応答信号ＡＣＫは演算制
御部側の信号で、信号のタイミング及びハードウェア的
な仕様は演算制御部特有の信号となっており、演算部要
求制御手段１００へ入力され演算制御部からの要求を調
整する。演算制御部側からのアドレス信号ＡＤＲはバッ
ファ回路１０４を介して、双方向データ制御手段１０３
の内部メモリアクセス番地を指定する。データバッファ
回路１０５は演算部要求制御手段１００により生成され
たデータ選択信号ＤＳ及びデータリード信号Ｒにより演
算制御部側の出力データを双方向データ制御手段１０３
へ入力したり双方向データ制御手段１０３の出力データ
を演算制御部側へ入力したり制御する。連続データ保証
手段１０１は、演算制御部側から連続してデータをアク
セスする時に、途中でユーザー回路（外部装置）側から
のアクセスを禁止するためのもので、演算制御部側がユ
ーザー回路をアクセスする時、演算部要求制御手段１０
０で生成されるインターフェース回路選択信号Ｃ８Ｌと
アドレス信＠Ａから、要求維持信号ＨＯＬＤが生成され
、調停手段１０２へ入力される。調停手段１０２は双方
向データ制御手段１０３を制御するためのもので、ユー
ザー回路からの要求及び演算制御部側からの要求を調停
し、効率的にしかも高速に切換動作を行うものでおる。
演算制御部側からの要求は、データリード信号Ｒ、デー
タライト信＠Ｗ、要求維持信号ＨＯＬＤで、一方、ユー
ザー回路からの要求はユーザー要求信号ＵＲＥＱ、ユー
ザーリード信号ＲＲ，ユーザーライト信号ＲＷである。
タライト信＠Ｗ、要求維持信号ＨＯＬＤで、一方、ユー
ザー回路からの要求はユーザー要求信号ＵＲＥＱ、ユー
ザーリード信号ＲＲ，ユーザーライト信号ＲＷである。
調停手段１０２は両者の要求を調停し演算制御部が双方
向データ制御手段１０３をアクセスするための信号であ
る演算制御部リード信号ＬＲ及び演算制御部ライト信号
ＬＷを生成する。
向データ制御手段１０３をアクセスするための信号であ
る演算制御部リード信号ＬＲ及び演算制御部ライト信号
ＬＷを生成する。
第２図は第１図における標準インターフェース回路３０
を具体的に示した回路図である。演算部要求制御手段１
００は、要求デコード回路２００を備え、書き込み信号
ＷＲ１読み出し信号ＲＤ、入出力装置選択信号ＳＥＬか
らデータリード信号Ｒ１データライト信号Ｗを生成し、
演算制御部とのタイミングをとるために、入出力装置選
択信号ＳＥＬがアクティブとなった時点で応答信号ＡＣ
Ｋを返す。
を具体的に示した回路図である。演算部要求制御手段１
００は、要求デコード回路２００を備え、書き込み信号
ＷＲ１読み出し信号ＲＤ、入出力装置選択信号ＳＥＬか
らデータリード信号Ｒ１データライト信号Ｗを生成し、
演算制御部とのタイミングをとるために、入出力装置選
択信号ＳＥＬがアクティブとなった時点で応答信号ＡＣ
Ｋを返す。
連続データ保証手段１０１はデータリード信号Ｒまたは
データライト信号Ｗがアクティブとなった時点でアクテ
ィブとなるインターフェース回路選択信号Ｃ３Ｌとアド
レスＡの状態により要求維持信号ＨＯＬＤを決定する。
データライト信号Ｗがアクティブとなった時点でアクテ
ィブとなるインターフェース回路選択信号Ｃ３Ｌとアド
レスＡの状態により要求維持信号ＨＯＬＤを決定する。
たとえば連続したアドレスをアクセスする場合アドレス
Ａは下位アドレスでインアクティブ、上位アドレスでア
クティブとなる。下位アドレスをアクセスした場合はイ
ンク−フェース回路選択信＠Ｃ８Ｌがアクティブとなっ
た時アンドゲート２０１の出力によりフリップフロップ
２０２の出力、すなわち要求維持信号ＨＯＬＤがアクテ
ィブとなる。次に上位アドレスをアクセスした場合は、
上位アドレスアクセスの終了時点でアドレスＡがインア
クティブとなることにより、要求維持信＠ＨＯＬＤをイ
ンアクティブ状態とする。これにより下位アドレスから
上位アドレスをアクセスするまで要求維持信号ＨＯＬＤ
はアクティブ状態を維持し、ユーザー回路からの要求を
禁止する。調停手段１０２はユーザー回路から供給され
るクロックＣＬＫに同期してユーザー要求信号ＵＲＥＱ
と演算制御部からの要求の優先順位を決定する。フリッ
プフロップ２０３とフリップフロップ２０４はそれぞれ
要求維持信号ＨＯＬＤ及びユーザー要求信号ＵＲＥＱを
クロックＣＬＫに同期して取り込み、半周期遅れた時点
でフリップフロップ２０５の出力状態でユーザー回路と
演算制御部の優先順位を決定する。ユーザー回路側が許
可された場合はユーザー要求許可信号ＵＥＮがアクティ
ブとなり、演算制御部側が許可された場合は、データリ
ード信号Ｒまたはデータライト信号Ｗに同期して双方向
データ制御手段１０３をアクセス可能とする。
Ａは下位アドレスでインアクティブ、上位アドレスでア
クティブとなる。下位アドレスをアクセスした場合はイ
ンク−フェース回路選択信＠Ｃ８Ｌがアクティブとなっ
た時アンドゲート２０１の出力によりフリップフロップ
２０２の出力、すなわち要求維持信号ＨＯＬＤがアクテ
ィブとなる。次に上位アドレスをアクセスした場合は、
上位アドレスアクセスの終了時点でアドレスＡがインア
クティブとなることにより、要求維持信＠ＨＯＬＤをイ
ンアクティブ状態とする。これにより下位アドレスから
上位アドレスをアクセスするまで要求維持信号ＨＯＬＤ
はアクティブ状態を維持し、ユーザー回路からの要求を
禁止する。調停手段１０２はユーザー回路から供給され
るクロックＣＬＫに同期してユーザー要求信号ＵＲＥＱ
と演算制御部からの要求の優先順位を決定する。フリッ
プフロップ２０３とフリップフロップ２０４はそれぞれ
要求維持信号ＨＯＬＤ及びユーザー要求信号ＵＲＥＱを
クロックＣＬＫに同期して取り込み、半周期遅れた時点
でフリップフロップ２０５の出力状態でユーザー回路と
演算制御部の優先順位を決定する。ユーザー回路側が許
可された場合はユーザー要求許可信号ＵＥＮがアクティ
ブとなり、演算制御部側が許可された場合は、データリ
ード信号Ｒまたはデータライト信号Ｗに同期して双方向
データ制御手段１０３をアクセス可能とする。
また、ユーザー回路側が双方向データ制御手段１０３を
アクセス中に演算制御部がこれを同様にアクセスしよう
とした場合は、演算部要求制御手段１００に取り込まれ
る。特典信号Ｂがアクティブとなるまで、演算制御部へ
アクセスが終了しないように、応答信号ＡＣＫを待機状
態にする。
アクセス中に演算制御部がこれを同様にアクセスしよう
とした場合は、演算部要求制御手段１００に取り込まれ
る。特典信号Ｂがアクティブとなるまで、演算制御部へ
アクセスが終了しないように、応答信号ＡＣＫを待機状
態にする。
本発明によれば標準インターフェース回路により演算制
御部特有の仕様を変換し、ユーザー回路は簡易化された
双方向データ制御手段１０３とのインターフェースのみ
を意識するたけでよく、プロセス入出力装置上へユーザ
ーが製作する外部装置を容易に結合することができ、高
速で効率的なデータ交換が可能となる。また、ユーザー
回路とのインターフェース仕様が簡易化されることによ
り、プロセス入出力装置内へ直接内蔵できるコンパクト
な演算制御装置の入出力装置を製作することができる。
御部特有の仕様を変換し、ユーザー回路は簡易化された
双方向データ制御手段１０３とのインターフェースのみ
を意識するたけでよく、プロセス入出力装置上へユーザ
ーが製作する外部装置を容易に結合することができ、高
速で効率的なデータ交換が可能となる。また、ユーザー
回路とのインターフェース仕様が簡易化されることによ
り、プロセス入出力装置内へ直接内蔵できるコンパクト
な演算制御装置の入出力装置を製作することができる。
第１図は本発明による標準インターフェース回路の一実
施例図、第２図は第１図の詳細回路図、第３図は本発明
の演算制ａＩｌ装置の入出力装置の全体を示すブロック
図、第４図は従来の演算制御装置の入出力装置を示すブ
ロック図である。 ５・・・入出力バス ６・・・入出力装置８・・
・外部装置（ユーザー回路） ３０・・・標準インターフェース手段 １００・・・演算部要求制御手段 １０１・・・連続データ保証手段 １０２・・・調停手段 １０３・・・双方向データ制御手段 １０４・・・アドレスバッファ １０５・・・データバッファ 代理人 弁理士 則 近 憲 佑 同 第子丸 健 慣實ｉ龜箒ぞ
施例図、第２図は第１図の詳細回路図、第３図は本発明
の演算制ａＩｌ装置の入出力装置の全体を示すブロック
図、第４図は従来の演算制御装置の入出力装置を示すブ
ロック図である。 ５・・・入出力バス ６・・・入出力装置８・・
・外部装置（ユーザー回路） ３０・・・標準インターフェース手段 １００・・・演算部要求制御手段 １０１・・・連続データ保証手段 １０２・・・調停手段 １０３・・・双方向データ制御手段 １０４・・・アドレスバッファ １０５・・・データバッファ 代理人 弁理士 則 近 憲 佑 同 第子丸 健 慣實ｉ龜箒ぞ
Claims (1)
- 【特許請求の範囲】 プログラマブルコントローラ等の演算制御部側のバスに
接続され外部装置とデータの交換を行う装置において、 演算制御部側と外部装置側の両方からアクセス可能な内
部メモリを持つ双方向データ制御手段と、演算制御部側
からのアクセス要求と外部装置側からのアクセス要求が
競合したとき外部装置側から供給される同期信号に同期
して演算制御部側を優先して実行させる調停手段と、演
算制御部側からのアクセス要求とアドレス指令により外
部装置側のアクセス要求に対し禁止信号を出力し、演算
制御部側のアクセス要求を連続して実行させる連続デー
タ保証手段から成る標準インターフェース手段を設けた
ことを特徴とする演算制御装置の入出力装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255779A JPH02103654A (ja) | 1988-10-13 | 1988-10-13 | 演算制御装置の入出力装置 |
| EP19890118811 EP0363905A3 (en) | 1988-10-13 | 1989-10-10 | I/o apparatus for programmable controller |
| KR898914681A KR920005307B1 (en) | 1988-10-13 | 1989-10-13 | Input/output apparatus for logic control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255779A JPH02103654A (ja) | 1988-10-13 | 1988-10-13 | 演算制御装置の入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02103654A true JPH02103654A (ja) | 1990-04-16 |
Family
ID=17283514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255779A Pending JPH02103654A (ja) | 1988-10-13 | 1988-10-13 | 演算制御装置の入出力装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0363905A3 (ja) |
| JP (1) | JPH02103654A (ja) |
| KR (1) | KR920005307B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03268006A (ja) * | 1990-03-19 | 1991-11-28 | Hitachi Ltd | プログラマブルコントローラ |
| DE4202015C1 (ja) * | 1992-01-25 | 1993-06-24 | Ant Nachrichtentechnik Gmbh, 7150 Backnang, De | |
| KR100431174B1 (ko) * | 2001-11-05 | 2004-05-17 | 씨멘스 오토모티브 주식회사 | 호환성을 가지는 출력 구동 회로 |
| CN103003763B (zh) * | 2010-06-09 | 2015-08-05 | 西门子公司 | 内部存储器的访问协调的计算机装置和运行方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3219270A1 (de) * | 1982-05-21 | 1983-11-24 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur aufnahme von daten elektrischer schaltgeraete |
| US4809217A (en) * | 1985-10-31 | 1989-02-28 | Allen-Bradley Company, Inc. | Remote I/O port for transfer of I/O data in a programmable controller |
-
1988
- 1988-10-13 JP JP63255779A patent/JPH02103654A/ja active Pending
-
1989
- 1989-10-10 EP EP19890118811 patent/EP0363905A3/en not_active Withdrawn
- 1989-10-13 KR KR898914681A patent/KR920005307B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR920005307B1 (en) | 1992-07-02 |
| EP0363905A3 (en) | 1991-05-02 |
| KR900006844A (ko) | 1990-05-09 |
| EP0363905A2 (en) | 1990-04-18 |
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