JPH02105158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02105158A JPH02105158A JP63258417A JP25841788A JPH02105158A JP H02105158 A JPH02105158 A JP H02105158A JP 63258417 A JP63258417 A JP 63258417A JP 25841788 A JP25841788 A JP 25841788A JP H02105158 A JPH02105158 A JP H02105158A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Laminated Bodies (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に形成され
るパターン精度を上げる為の方法に関する。
るパターン精度を上げる為の方法に関する。
一般に、半導体装置の製造過程において、ホトレジスト
等にパターンを形成する方法は、次の様に行なう。
等にパターンを形成する方法は、次の様に行なう。
まず、半導体基板上にホトレジスト膜を回転塗布により
被着する。次に、投影露光法を用いて、マスクパターン
を半導体基板上に投影し、ホトレジスト膜を選択的に露
光する。次に、現像液を用いて現像するとホトレジスト
パターンが得られる。次に、このホトレジストパターン
をマスクとして、下地をエツチングするなど必要な加工
を行ない、最後にホトレジストパターンを除去する。
被着する。次に、投影露光法を用いて、マスクパターン
を半導体基板上に投影し、ホトレジスト膜を選択的に露
光する。次に、現像液を用いて現像するとホトレジスト
パターンが得られる。次に、このホトレジストパターン
をマスクとして、下地をエツチングするなど必要な加工
を行ない、最後にホトレジストパターンを除去する。
以上のパターン形成工程を通常何回も繰り返すが、先に
形成された段差により微細パターンが精度良く形成出来
なくなる場合がある。
形成された段差により微細パターンが精度良く形成出来
なくなる場合がある。
第３図（ａ）、（ｂ）は従来のホトレジストマスクを形
成した基板の一例の平面図及びＢ−Ｂ’線断面図である
。
成した基板の一例の平面図及びＢ−Ｂ’線断面図である
。
凹凸のある基板１にホトレジスト膜９のパターンを形成
した場合、基板の段の高い領域２１と段の低い領域２２
とでは形成されたホトレジストパターンの寸法、特に幅
が異なり一様なパターン寸法を得ることが出来ない。こ
の理由として以下の３点が考えられる。第１の理由は、
段の高い領域２１と、低い領域２２でのホトレジスト膜
厚が異なるため、一定のパターン寸法を得るための各々
の部分での最適露光量及び最適現像時間が異なる。第２
の理由は、露光された光が下地段差部分から反射される
点である。第３の理由は、露光に用いられた投影露光光
学系の焦点深度が段の高さを十分カバーしていないため
である。
した場合、基板の段の高い領域２１と段の低い領域２２
とでは形成されたホトレジストパターンの寸法、特に幅
が異なり一様なパターン寸法を得ることが出来ない。こ
の理由として以下の３点が考えられる。第１の理由は、
段の高い領域２１と、低い領域２２でのホトレジスト膜
厚が異なるため、一定のパターン寸法を得るための各々
の部分での最適露光量及び最適現像時間が異なる。第２
の理由は、露光された光が下地段差部分から反射される
点である。第３の理由は、露光に用いられた投影露光光
学系の焦点深度が段の高さを十分カバーしていないため
である。
以上の様な段差がパターニングに及ぼす弊害を減するた
めに、多層レジストと称されるパターン形成法が良く用
いられている。これは、感光性のホトレジスト膜を回転
塗布する前に、下地段差を解消する目的て何らかの有機
膜を塗布しておくものである。多層レジスト法として、
いくつかの方法が提案されているが、ここでそのうち最
も代表的な三層レジスト法を例にして説明する。
めに、多層レジストと称されるパターン形成法が良く用
いられている。これは、感光性のホトレジスト膜を回転
塗布する前に、下地段差を解消する目的て何らかの有機
膜を塗布しておくものである。多層レジスト法として、
いくつかの方法が提案されているが、ここでそのうち最
も代表的な三層レジスト法を例にして説明する。
第４図（ａ）〜（ｄ）は従来の三層レジスト法を説明す
るための工程順に示した断面図及び平面図である。
るための工程順に示した断面図及び平面図である。
ます、第４図（ａ）に示すように、凹凸のある基板１の
上に下層膜として適当な厚さの有機膜６を回転塗布によ
り形成する。
上に下層膜として適当な厚さの有機膜６を回転塗布によ
り形成する。
次に、第４図（ｂ）に示すように、シラノールを回転塗
布し、熱処理することにより中間層膜としてＳ ＯＧ
（５ｐｉｎ Ｏｎ Ｇｌａｓｓ）膜７を形成する。
布し、熱処理することにより中間層膜としてＳ ＯＧ
（５ｐｉｎ Ｏｎ Ｇｌａｓｓ）膜７を形成する。
次に、第４図（Ｃ）に示すように、上層膜としてホＩ・
レジスト膜９を回転塗布する。次いで、周知の方法で露
光現像を行う。この時、下層膜としての有機膜６により
平坦化がなされているため段差の影響なく上層膜である
ホトレジスト膜９は均一な膜厚で形成されている。また
、下Ｎ膜に吸光剤などを添加するなどの方法をとること
により、１層のホトレジスト膜９の露光を行なう際、下
地段差部からの反射の影響をなくすことができる。
レジスト膜９を回転塗布する。次いで、周知の方法で露
光現像を行う。この時、下層膜としての有機膜６により
平坦化がなされているため段差の影響なく上層膜である
ホトレジスト膜９は均一な膜厚で形成されている。また
、下Ｎ膜に吸光剤などを添加するなどの方法をとること
により、１層のホトレジスト膜９の露光を行なう際、下
地段差部からの反射の影響をなくすことができる。
上層膜としての、ホトレジストパターンが所望の寸法通
りに形成された後、上層膜であるホトレジスト膜９をマ
スクとして中間層のＳＯＧ膜７を異方性エツチングを行
ない、更にＳＯＧ膜７をマスクとして、下層の有機膜６
を異方性エツチングを行なうと第４図（ｄ）に示すよう
な段差の影響を受けない有機膜６のパターンが形成でき
る。
りに形成された後、上層膜であるホトレジスト膜９をマ
スクとして中間層のＳＯＧ膜７を異方性エツチングを行
ない、更にＳＯＧ膜７をマスクとして、下層の有機膜６
を異方性エツチングを行なうと第４図（ｄ）に示すよう
な段差の影響を受けない有機膜６のパターンが形成でき
る。
上述した従来の三層レジスト法でも解決されない問題が
ある。下層膜６あるいは、更に中間層７を塗布形成した
際、狭い領域内での平坦化は行なうことができるが、例
えば第５図に示す様に、段差が密に存在する領域と、そ
うでない領域との間では完全に同じ高さにすることはで
きない。この状態で前記の三層レジスト法を用いてパタ
ーニングを行なうと、段差の密な領域とそうでない領域
のホトレジスト膜９の表面の高さが違い、その間で焦点
のずれが生じ、長周期の寸法変動が発生してしまい、場
合によっては第６図に示す様に、ＳＯＧ膜７と有機膜６
とが重なって存在する領域、すなわち解像できない領域
１０をも存在させることがある。
ある。下層膜６あるいは、更に中間層７を塗布形成した
際、狭い領域内での平坦化は行なうことができるが、例
えば第５図に示す様に、段差が密に存在する領域と、そ
うでない領域との間では完全に同じ高さにすることはで
きない。この状態で前記の三層レジスト法を用いてパタ
ーニングを行なうと、段差の密な領域とそうでない領域
のホトレジスト膜９の表面の高さが違い、その間で焦点
のずれが生じ、長周期の寸法変動が発生してしまい、場
合によっては第６図に示す様に、ＳＯＧ膜７と有機膜６
とが重なって存在する領域、すなわち解像できない領域
１０をも存在させることがある。
本発明は、絶縁膜に設けられた開口部または配線により
表面に凹凸が形成されている半導体基板表面に最下層と
最上層がホトレジスト膜である少くとも二層の膜を積層
し、前記最上層のホトレジスト膜を露光現像して所定パ
ターンを有するマスクにし、前記パターンを前記最下層
ホトレジスト膜まで順次転写して行く多層レジスト工程
を含む半導体装置の製造方法において、前記最下層レジ
スト膜形成前に前記半導体基板表面の前記凹凸の密度が
粗の領域に凹凸の密度が密の領域と同等となるような疑
似の凹凸を形成する工程を設けたものである。
表面に凹凸が形成されている半導体基板表面に最下層と
最上層がホトレジスト膜である少くとも二層の膜を積層
し、前記最上層のホトレジスト膜を露光現像して所定パ
ターンを有するマスクにし、前記パターンを前記最下層
ホトレジスト膜まで順次転写して行く多層レジスト工程
を含む半導体装置の製造方法において、前記最下層レジ
スト膜形成前に前記半導体基板表面の前記凹凸の密度が
粗の領域に凹凸の密度が密の領域と同等となるような疑
似の凹凸を形成する工程を設けたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの平面図及びＡ−Ａ’線断面図である。
めの平面図及びＡ−Ａ’線断面図である。
基板１に本来必要な配線２と本来は必要でないダミー配
線３とを多結晶シリコンで形成する。ダミー配線３は配
線２と同等の高さと幅を有するように形成する０例えば
、配線２とダミー配線３を高さ０．８μｍ、幅０．８μ
ｍに形成する。
線３とを多結晶シリコンで形成する。ダミー配線３は配
線２と同等の高さと幅を有するように形成する０例えば
、配線２とダミー配線３を高さ０．８μｍ、幅０．８μ
ｍに形成する。
次に、眉間絶縁膜としてＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ
ｓｉｌｉ−ｃａｔｅ Ｇｌａｓｓ、リン珪酸ガラス）膜
４を０．５μｍの膜厚で形成した後、このＰＳＧＳｉ２
０ンタクト孔をあけ、次に、へｌ膜５を０．６μｍの膜
厚に被着する。そして、所定パターンのｋｅ配線を形成
すべく三層レジスト法を施す。
ｓｉｌｉ−ｃａｔｅ Ｇｌａｓｓ、リン珪酸ガラス）膜
４を０．５μｍの膜厚で形成した後、このＰＳＧＳｉ２
０ンタクト孔をあけ、次に、へｌ膜５を０．６μｍの膜
厚に被着する。そして、所定パターンのｋｅ配線を形成
すべく三層レジスト法を施す。
まず、下層膜としてホトレジスト膜６を回転塗布法で１
．５μｍの厚さに塗布し、次に、５ＯＧ（５ｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）膜７を０．２μｍの厚さに形成し、こ
の上に上層膜としてホトレジスト膜を回転塗布法で０．
５μｍの厚さに塗布した後、周知の方法で投影露光現像
を行なうことにより上層膜にＡｆ配線形成用パターンを
形成し、次にこのホトレジスト膜をマスクとしてＣＦ４
ガスプラズマを用いてＳＯＧ膜７を選択エツチングを行
ない、このＳＯＧ膜７をマスクとして０□ガスプラズマ
を用いてホトレジスト膜６を選択エツチングする。
．５μｍの厚さに塗布し、次に、５ＯＧ（５ｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）膜７を０．２μｍの厚さに形成し、こ
の上に上層膜としてホトレジスト膜を回転塗布法で０．
５μｍの厚さに塗布した後、周知の方法で投影露光現像
を行なうことにより上層膜にＡｆ配線形成用パターンを
形成し、次にこのホトレジスト膜をマスクとしてＣＦ４
ガスプラズマを用いてＳＯＧ膜７を選択エツチングを行
ない、このＳＯＧ膜７をマスクとして０□ガスプラズマ
を用いてホトレジスト膜６を選択エツチングする。
このように、本発明では、ダミー配線３を付加すること
によって下地基板の段差密度を一様にしたので、三層レ
ジスト法を用いても均一な所定パターンを有する ｋｅ
配線を形成することができる。また、半導体装置の回路
に対して本来不要なダミー配線３は本来必要な配線２と
は全く接続されていないため、その存在自体は半導体装
置の本来の機能を何ら損なわない。
によって下地基板の段差密度を一様にしたので、三層レ
ジスト法を用いても均一な所定パターンを有する ｋｅ
配線を形成することができる。また、半導体装置の回路
に対して本来不要なダミー配線３は本来必要な配線２と
は全く接続されていないため、その存在自体は半導体装
置の本来の機能を何ら損なわない。
第２図（ａ）〜（ｄ）は本発明の第２の実施例を説明す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
まず、第２図（ａ）に示すように、基板１に所定の配線
２を形成する。この実施例においては、配線２は多結晶
シリコンで高さ０．６μｍ、幅０，８μｍ、間隔０．８
μｍに形成した。
２を形成する。この実施例においては、配線２は多結晶
シリコンで高さ０．６μｍ、幅０，８μｍ、間隔０．８
μｍに形成した。
次に、第２図（ｂ）に示すように、ＰＳＧＳｉ２０ｔ’
膜５を順次被着する。
膜５を順次被着する。
次に、第２図（Ｃ）に示すように、ダミー配線３ａをホ
トレジストを用いて形成する。ダミー配線３は、本来の
配線２と同じように高さ０．６μｍ、幅０．８μｍ、間
隔０．８μｍに形成した。
トレジストを用いて形成する。ダミー配線３は、本来の
配線２と同じように高さ０．６μｍ、幅０．８μｍ、間
隔０．８μｍに形成した。
次に、第２図（ｄ）に示すように、三層レジスト法を適
用し、有機膜６、ＳＯＧ膜７を形成し、ホトリソグラフ
ィ技術を用いてＳＯＧ膜７を選択エッチして＾ｌ配線用
パターンを形成する０次に、ＳＯＧ膜７をマスクにして
有機膜６、へｌ膜５を選択エッチする。そして、ダミー
配線３ａをその上の有機膜６、ＳＯＧ膜７と共に除去す
る。
用し、有機膜６、ＳＯＧ膜７を形成し、ホトリソグラフ
ィ技術を用いてＳＯＧ膜７を選択エッチして＾ｌ配線用
パターンを形成する０次に、ＳＯＧ膜７をマスクにして
有機膜６、へｌ膜５を選択エッチする。そして、ダミー
配線３ａをその上の有機膜６、ＳＯＧ膜７と共に除去す
る。
以上説明したように本発明は、多層レジスト法における
下層膜を塗布形成する前に、下地の基板における配線の
段差密度の粗な部分に本来の配線とは全く無関係なダミ
ー配線を設け、段差密度を一様にすることにより、下層
膜表面が半導体基板全面に亘って平坦になり、均一な多
層レジストのパターンを得ることができるという効果が
ある。
下層膜を塗布形成する前に、下地の基板における配線の
段差密度の粗な部分に本来の配線とは全く無関係なダミ
ー配線を設け、段差密度を一様にすることにより、下層
膜表面が半導体基板全面に亘って平坦になり、均一な多
層レジストのパターンを得ることができるという効果が
ある。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための平面図及びＡ−Ａ′線断面図、第２図（ａ）〜
（ｄ）は本発明の第２の実施例を説明するための工程順
に示した断面図、第３図（ａ）、（ｂ）は従来のホトレ
ジストマスクを形成した基板の一例の平面図及びＢ−Ｂ
’線断面図、第４図（ａ）〜（ｄ）は従来の三層レジス
ト法を説明するための工程順に示した断面図及び平面図
、第５図は下地基板の段差密度が不均一である場合の配
線形成状態を説明するための断面図、第６図は下地基板
の段差密度が不均一である場合の配線形成時の問題点を
説明するための平面図である。 １・・・基板、２・・・配線、３，３．・・・ダミー配
線、４・・・ＰＳＧ膜、５・・・＾ｌ膜、６・・・有機
膜、７・・・ＳＯＧ膜、９・・・ホトレジスト、１０・
・・解像できない領域、２１・・・段の高い領域、２２
・・・段の低い領域。 代理人 弁理士 内 原 晋 ２配珠 箭１図 第２図 第３図 第４図 Ｍ５図 第６圀
るための平面図及びＡ−Ａ′線断面図、第２図（ａ）〜
（ｄ）は本発明の第２の実施例を説明するための工程順
に示した断面図、第３図（ａ）、（ｂ）は従来のホトレ
ジストマスクを形成した基板の一例の平面図及びＢ−Ｂ
’線断面図、第４図（ａ）〜（ｄ）は従来の三層レジス
ト法を説明するための工程順に示した断面図及び平面図
、第５図は下地基板の段差密度が不均一である場合の配
線形成状態を説明するための断面図、第６図は下地基板
の段差密度が不均一である場合の配線形成時の問題点を
説明するための平面図である。 １・・・基板、２・・・配線、３，３．・・・ダミー配
線、４・・・ＰＳＧ膜、５・・・＾ｌ膜、６・・・有機
膜、７・・・ＳＯＧ膜、９・・・ホトレジスト、１０・
・・解像できない領域、２１・・・段の高い領域、２２
・・・段の低い領域。 代理人 弁理士 内 原 晋 ２配珠 箭１図 第２図 第３図 第４図 Ｍ５図 第６圀
Claims (1)
- 絶縁膜に設けられた開口部または配線により表面に凹凸
が形成されている半導体基板表面に最下層と最上層がホ
トレジスト膜である少くとも二層の膜を積層し、前記最
上層のホトレジスト膜を露光現像して所定パターンを有
するマスクにし、前記パターンを前記最下層ホトレジス
ト膜まで順次転写して行く多層レジスト工程を含む半導
体装置の製造方法において、前記最下層レジスト膜形成
前に前記半導体基板表面の前記凹凸の密度が粗の領域に
凹凸の密度が密の領域と同等となるような疑似の凹凸を
形成する工程を設けたことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25841788A JP2555879B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25841788A JP2555879B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105158A true JPH02105158A (ja) | 1990-04-17 |
| JP2555879B2 JP2555879B2 (ja) | 1996-11-20 |
Family
ID=17319935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25841788A Expired - Fee Related JP2555879B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555879B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436095A (en) * | 1991-07-11 | 1995-07-25 | Hitachi, Ltd. | Manufacturing method or an exposing method for a semiconductor device for a semiconductor integrated circuit device and a mask used therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60139482A (ja) * | 1983-12-28 | 1985-07-24 | Toray Ind Inc | 水なし平版印刷版原板 |
-
1988
- 1988-10-14 JP JP25841788A patent/JP2555879B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60139482A (ja) * | 1983-12-28 | 1985-07-24 | Toray Ind Inc | 水なし平版印刷版原板 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436095A (en) * | 1991-07-11 | 1995-07-25 | Hitachi, Ltd. | Manufacturing method or an exposing method for a semiconductor device for a semiconductor integrated circuit device and a mask used therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555879B2 (ja) | 1996-11-20 |
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