JPS6233450A - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
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- JPS6233450A JPS6233450A JP60173410A JP17341085A JPS6233450A JP S6233450 A JPS6233450 A JP S6233450A JP 60173410 A JP60173410 A JP 60173410A JP 17341085 A JP17341085 A JP 17341085A JP S6233450 A JPS6233450 A JP S6233450A
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- JP
- Japan
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- semiconductor substrate
- capacity
- groove
- electrode
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
１トランジスタ・１キヤバ／り型のＭＩＳ型半導体記憶
装置に関する。
装置に関する。
大容景の記憶装置（以下メモリという）を実現するため
には、必然的に１つのメモリセルの平面面積を縮小する
必要がある。しかし、単純に縮小していったのではメモ
リセル容量部の面積も減少するため、α線によるソフト
エラーが発生する可能性がでてくる。このソフトエラー
の問題に対して容量部面積を減少させずに平面面積を減
少させる方法が考えだされている。すなわち半導体基板
に溝を堀り、その側面を容量部として使用する形式のも
のである。
には、必然的に１つのメモリセルの平面面積を縮小する
必要がある。しかし、単純に縮小していったのではメモ
リセル容量部の面積も減少するため、α線によるソフト
エラーが発生する可能性がでてくる。このソフトエラー
の問題に対して容量部面積を減少させずに平面面積を減
少させる方法が考えだされている。すなわち半導体基板
に溝を堀り、その側面を容量部として使用する形式のも
のである。
第２図（ａ） 、 （ｂ）は従来の溝中に容量部を形成
したＭＩＳ型半導体記憶装置の一例の平面図及びＢ−Ｂ
′線断面図である。
したＭＩＳ型半導体記憶装置の一例の平面図及びＢ−Ｂ
′線断面図である。
第２図（１） 、 （ｂ）において、ＭＯＳ型トランジ
スタはソース・ドレイン領域を形成する不純物拡散層９
Ａ、９Ｂとワード線２を兼ねるゲート電極２人板７を一
方の容量電極とし、この半導体基板７上の溝パターン５
にそって形成された溝の表面に設けられた誘電体膜とし
ての絶縁膜８を介してこの上に埋設された多結晶シリコ
ン１を他方の容量電極として形成されている。すなわち
容量部は半導体基板平面の平面容量部と溝中の側面容量
部とから構成される。
スタはソース・ドレイン領域を形成する不純物拡散層９
Ａ、９Ｂとワード線２を兼ねるゲート電極２人板７を一
方の容量電極とし、この半導体基板７上の溝パターン５
にそって形成された溝の表面に設けられた誘電体膜とし
ての絶縁膜８を介してこの上に埋設された多結晶シリコ
ン１を他方の容量電極として形成されている。すなわち
容量部は半導体基板平面の平面容量部と溝中の側面容量
部とから構成される。
この様にして形成された従来のＭＩＳ型半導体記憶装置
においては、それまでの溝を用いないものと比べて大容
量のメモリの製作が可能となった。
においては、それまでの溝を用いないものと比べて大容
量のメモリの製作が可能となった。
しかしながら、さらに大きい容量をもつメモリを製作す
る場合、メモリセルの縮小が行なわれ、メモリセル容量
部の電荷保持容量Ｃｓが小さくなり、α線によるソフト
エラーが再び発生しやすくなるという欠点がある。
る場合、メモリセルの縮小が行なわれ、メモリセル容量
部の電荷保持容量Ｃｓが小さくなり、α線によるソフト
エラーが再び発生しやすくなるという欠点がある。
本発明の目的は、上記欠点を除去し、α線によるソフト
エラーを起すことがない電荷保持容量を持つ大容量のＭ
ＩＳ型半導体記憶装置を提供することにある。
エラーを起すことがない電荷保持容量を持つ大容量のＭ
ＩＳ型半導体記憶装置を提供することにある。
本発明のＮＩＳ型半導体記憶装置は、半導体基板上に形
成されたＭＯＳ型トランジスタとこのＭＯＳ型トランジ
スタに接続された容量部とからなるメモリセルと、この
メモリセル間を分離し絶縁物が埋設された溝とを有する
ＭＩＳ型半導体記憶装置であって、前記容量部は半導体
基板を一方の容量電極とし、前記半導体基板上に形成さ
れた溝と細孔の表面に設けられた誘電体膜を介してこれ
ら溝と細孔内に埋設でれた導電性物質を他方の容量部。
成されたＭＯＳ型トランジスタとこのＭＯＳ型トランジ
スタに接続された容量部とからなるメモリセルと、この
メモリセル間を分離し絶縁物が埋設された溝とを有する
ＭＩＳ型半導体記憶装置であって、前記容量部は半導体
基板を一方の容量電極とし、前記半導体基板上に形成さ
れた溝と細孔の表面に設けられた誘電体膜を介してこれ
ら溝と細孔内に埋設でれた導電性物質を他方の容量部。
極として形成されているものである。
次に、本発明の実施例について図面を参照して説明する
。
。
ｔａＩ図（ａ） 、 （ｂ）は本発明の一実施例の平面
図及びＡ−Ａ’線断面図である。
図及びＡ−Ａ’線断面図である。
第２図（ａｌ 、 （ｂ）に示した従来例と異なる所は
半導体基板上の平面容量部に細孔が形成され、この細孔
の側面にも容量部が形成されていることである。
半導体基板上の平面容量部に細孔が形成され、この細孔
の側面にも容量部が形成されていることである。
すなわち第１図（ａｌ 、 （ｂｌにおいて、メモリセ
ルを構成するＭＯＳ型トランジスタは、半導体基板７上
に形成されたソース・ドレイン領域となる半導体基板と
逆導電型の不純物拡散層９Ａ、９Ｂとワード線２を兼ね
るゲート電極２八等から構成されており、容量部は半導
体基板７を一方の容量電極とし、半導体基板７上の溝パ
ターン５にそって形成された溝と細孔１５の表面に設け
られた誘電体膜としての絶縁膜８を介してこれら溝と細
孔内に埋設された多結晶シリコン１を他方の容量電極と
して形成されている。
ルを構成するＭＯＳ型トランジスタは、半導体基板７上
に形成されたソース・ドレイン領域となる半導体基板と
逆導電型の不純物拡散層９Ａ、９Ｂとワード線２を兼ね
るゲート電極２八等から構成されており、容量部は半導
体基板７を一方の容量電極とし、半導体基板７上の溝パ
ターン５にそって形成された溝と細孔１５の表面に設け
られた誘電体膜としての絶縁膜８を介してこれら溝と細
孔内に埋設された多結晶シリコン１を他方の容量電極と
して形成されている。
尚、４はメモリセル間を分離する溝中に埋設された絶縁
物であり、６は半導体基板と同一導電型の不純物拡散層
でセル間のリークを防止するためのもの、また８は眉間
絶縁膜である。
物であり、６は半導体基板と同一導電型の不純物拡散層
でセル間のリークを防止するためのもの、また８は眉間
絶縁膜である。
このように構成された本実施例においては、容量部は主
に溝と細孔部内に形成されるため、容量部の面積を従来
のものよシ小さくすることができる。
に溝と細孔部内に形成されるため、容量部の面積を従来
のものよシ小さくすることができる。
Ｌ１μ雪φＢ＋１１奇ｒらに一大不明Ｈ−従央のメモリ
セルと比べてよシ小さな平面積上にα線によるソフトエ
ラーを起こすことのない最小限の電荷保持容量をもった
メモリセルを形成することができる。
セルと比べてよシ小さな平面積上にα線によるソフトエ
ラーを起こすことのない最小限の電荷保持容量をもった
メモリセルを形成することができる。
このためさらに大容量のＭＩＳ型半導体記憶装置が得ら
れる。
れる。
第１図（ａｌ 、 （ｂ）は本発明の一実施例の平面図
及び断面図、第２図（ａ） 、 （ｂ）は従来のＭＩＳ
型半導体記憶装置の平面図及び断面図である。 １・・・・・・多結晶シリコン、２・・・・・・ワード
線、２人・・・・・・ゲート電極、３・・・・・・コン
タクト孔、４・・・・・・絶縁物、５・・・・・・溝パ
ターン、６・・・・・・不純物拡散層、７・・・・・・
半導体基板、８・・・・・・絶縁膜、８Ａ・・・・・・
層間絶縁膜、９Ａ、９Ｂ・・・・・・不純物拡散層、１
ｏ・・・・・・ビット線、１５・・・・・・細孔。 茅 ７ 回 井 ２ 国
及び断面図、第２図（ａ） 、 （ｂ）は従来のＭＩＳ
型半導体記憶装置の平面図及び断面図である。 １・・・・・・多結晶シリコン、２・・・・・・ワード
線、２人・・・・・・ゲート電極、３・・・・・・コン
タクト孔、４・・・・・・絶縁物、５・・・・・・溝パ
ターン、６・・・・・・不純物拡散層、７・・・・・・
半導体基板、８・・・・・・絶縁膜、８Ａ・・・・・・
層間絶縁膜、９Ａ、９Ｂ・・・・・・不純物拡散層、１
ｏ・・・・・・ビット線、１５・・・・・・細孔。 茅 ７ 回 井 ２ 国
Claims (1)
- 半導体基板上に形成されたＭＯＳ型トランジスタと該Ｍ
ＯＳ型トランジスタに接続された容量部とからなるメモ
リセルと、該メモリセル間を分離し絶縁物が埋設された
溝とを有するＭＩＳ型半導体記憶装置において、前記容
量部は半導体基板を一方の容量電極とし、前記半導体基
板上に形成された溝と細孔の表面に設けられた誘電体膜
を介してこれら溝と細孔内に埋設された導電性物質を他
方の容量電極として形成されていることを特徴とするＭ
ＩＳ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173410A JPS6233450A (ja) | 1985-08-06 | 1985-08-06 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173410A JPS6233450A (ja) | 1985-08-06 | 1985-08-06 | Ｍｉｓ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233450A true JPS6233450A (ja) | 1987-02-13 |
Family
ID=15959914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60173410A Pending JPS6233450A (ja) | 1985-08-06 | 1985-08-06 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918499A (en) * | 1987-11-13 | 1990-04-17 | Fujitsu Limited | Semiconductor device with improved isolation between trench capacitors |
| KR100449251B1 (ko) * | 2002-07-12 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1985
- 1985-08-06 JP JP60173410A patent/JPS6233450A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918499A (en) * | 1987-11-13 | 1990-04-17 | Fujitsu Limited | Semiconductor device with improved isolation between trench capacitors |
| KR100449251B1 (ko) * | 2002-07-12 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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