JPH0210572A - 再生装置の制御装置 - Google Patents
再生装置の制御装置Info
- Publication number
- JPH0210572A JPH0210572A JP16027088A JP16027088A JPH0210572A JP H0210572 A JPH0210572 A JP H0210572A JP 16027088 A JP16027088 A JP 16027088A JP 16027088 A JP16027088 A JP 16027088A JP H0210572 A JPH0210572 A JP H0210572A
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- Japan
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- counter
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は再生信号から得られるＰＬＬクロックにより
、被制御体を駆動するべき出力を得る再生装置の制御装
置に関するものである。
、被制御体を駆動するべき出力を得る再生装置の制御装
置に関するものである。
まず従来技術について説明を行う。第４図は従来技術の
一例を示す構成図である。１は記録媒体から読み取られ
た再生信号ＲＦ、２は再生信号ＲＦ１に同期したクロッ
クを生成するＰＬＬ、２ａは再生信号より得られた再生
データ、３は再生信号ＲＦＩに同期したＰＬＬクロック
、４は再生データ２を変換するデイモジュレータ、４ａ
は変換された再生データ、５は変換された再生データよ
りパリティＯＫを検出するパリティチエツク回路、５ａ
はパリティ検出結果、６はＰＬＬクロック３から再生デ
ータの最小構成であるシンボルを検出するカウンタ、７
ａはデイモジュレータ４を活性化する信号、７ｂはパリ
ティチエツク回路５を活性化する信号、１４はパリティ
検出結果５ａがＯＫである回数をカウントするカウンタ
、１５はＰＬＬクロック３を分周する分周器、１５ａは
ＰＬＬクロック３の分周クロック、１６は分周クロック
１５ａの周期を基準クロック１７でカウントするカウン
タ、１８はカウンタ１６の出力結果を分周クロック１５
ａのタイミングでラッチする第１のラッチ、１９は第１
のラッチ１８によるラッチ結果をカウンタ１４が所定数
カウントしたときラッチを行う第２のラッチ、１３は第
２のラッチ１９から出力される速度誤差信号である。
一例を示す構成図である。１は記録媒体から読み取られ
た再生信号ＲＦ、２は再生信号ＲＦ１に同期したクロッ
クを生成するＰＬＬ、２ａは再生信号より得られた再生
データ、３は再生信号ＲＦＩに同期したＰＬＬクロック
、４は再生データ２を変換するデイモジュレータ、４ａ
は変換された再生データ、５は変換された再生データよ
りパリティＯＫを検出するパリティチエツク回路、５ａ
はパリティ検出結果、６はＰＬＬクロック３から再生デ
ータの最小構成であるシンボルを検出するカウンタ、７
ａはデイモジュレータ４を活性化する信号、７ｂはパリ
ティチエツク回路５を活性化する信号、１４はパリティ
検出結果５ａがＯＫである回数をカウントするカウンタ
、１５はＰＬＬクロック３を分周する分周器、１５ａは
ＰＬＬクロック３の分周クロック、１６は分周クロック
１５ａの周期を基準クロック１７でカウントするカウン
タ、１８はカウンタ１６の出力結果を分周クロック１５
ａのタイミングでラッチする第１のラッチ、１９は第１
のラッチ１８によるラッチ結果をカウンタ１４が所定数
カウントしたときラッチを行う第２のラッチ、１３は第
２のラッチ１９から出力される速度誤差信号である。
また第２図にＤＡＴのデータ構成を示す。図において、
５ｙｎｃ ８ｂｉｔは同期信号８ビツト、Ｍａｉｎ Ｉ
Ｄ Ｗｌ、 Ｗ２． Ｐａｒｉｔｙ ８ｂｉｔはそれ
ぞれ主識別コードの第１ワード、第２ワード、パリティ
のそれぞれ８ピツト、Ｍａｉｎ Ｄａｔａ ２５６ｂｉ
ｔｓは主データ２５６ビツトである。
５ｙｎｃ ８ｂｉｔは同期信号８ビツト、Ｍａｉｎ Ｉ
Ｄ Ｗｌ、 Ｗ２． Ｐａｒｉｔｙ ８ｂｉｔはそれ
ぞれ主識別コードの第１ワード、第２ワード、パリティ
のそれぞれ８ピツト、Ｍａｉｎ Ｄａｔａ ２５６ｂｉ
ｔｓは主データ２５６ビツトである。
次に動作について第５図の動作波形を用いて説明する。
記録媒体から読み出された再生信号ＲＦ１はＰＬ’Ｌ２
に入力される。ＰＬＬ２は再生データ２ａとＰＬＬクロ
ック３を出力する。ＰＬＬクロック３はカウンタ６に入
力され、ここで再生データの最小単位であるシンボルが
検出され、デイモジュレータ４とパリティチエツク回路
５を活性化する信号？ａ、７ｂを出力する。デイモジュ
レータ４においては再生データ２ａが入力され、デイモ
ジュレータ活性化信号７ａを受信した時点で再生データ
２ａを変換し出力（４ａ）する、変換された再生データ
４ａが入力されたパリティチエツク回路５はパリティチ
エツク回路活性化信号７ｂを受信した時点でパリティの
状態を判断し、パリティ検出結果５ａを出力する。パリ
ティ検出結果５ａがＯＫである場合、そのＯＫの出力回
数をカウンタ１４で所定数、例えば５回カウントしたな
らば、カウンタ１４はＰＬＬがロックしたというＰＬＬ
ロック信号１４ａを出力する。ただし、この５回のカウ
ントとは再生信号ＲＦＩの存在している期間内でのカウ
ント数である。一方、ＰＬＬクロック３は分周器１５に
より分周され、分周クロック１５ａとなる。カウンタ１
６において、分周クロック１５ａの周期が基準クロック
１７により測定される。測定結果はラッチ１８でラッチ
される。ラッチ１８によりラッチされた結果はＰＬＬロ
ック信号１４ａが得られたタイミングで新たにラッチさ
れ、そのラッチ結果を記録媒体から情報を読み出す読み
出し装置の速度誤差と考え、出力（１３）される。
に入力される。ＰＬＬ２は再生データ２ａとＰＬＬクロ
ック３を出力する。ＰＬＬクロック３はカウンタ６に入
力され、ここで再生データの最小単位であるシンボルが
検出され、デイモジュレータ４とパリティチエツク回路
５を活性化する信号？ａ、７ｂを出力する。デイモジュ
レータ４においては再生データ２ａが入力され、デイモ
ジュレータ活性化信号７ａを受信した時点で再生データ
２ａを変換し出力（４ａ）する、変換された再生データ
４ａが入力されたパリティチエツク回路５はパリティチ
エツク回路活性化信号７ｂを受信した時点でパリティの
状態を判断し、パリティ検出結果５ａを出力する。パリ
ティ検出結果５ａがＯＫである場合、そのＯＫの出力回
数をカウンタ１４で所定数、例えば５回カウントしたな
らば、カウンタ１４はＰＬＬがロックしたというＰＬＬ
ロック信号１４ａを出力する。ただし、この５回のカウ
ントとは再生信号ＲＦＩの存在している期間内でのカウ
ント数である。一方、ＰＬＬクロック３は分周器１５に
より分周され、分周クロック１５ａとなる。カウンタ１
６において、分周クロック１５ａの周期が基準クロック
１７により測定される。測定結果はラッチ１８でラッチ
される。ラッチ１８によりラッチされた結果はＰＬＬロ
ック信号１４ａが得られたタイミングで新たにラッチさ
れ、そのラッチ結果を記録媒体から情報を読み出す読み
出し装置の速度誤差と考え、出力（１３）される。
従来の制御装置は以上のように構成されており、分周ク
ロックの周期測定終了時点におけるパリティＯＫの回数
からＰＬＬロックを判断しており、周期測定中のロック
状態は見ていない。そのため、第５図（ａｌに示すよう
にパリティ検出出力５ａの出力回数が５回とならずＰＬ
Ｌロックが得られない状態で分周クロック１５ａの周期
測定がエラー（誤差）ラッチタイミングＴｅｊ！にて行
われ、誤った速度誤差信号１３を出力する場合があると
いう問題があった。
ロックの周期測定終了時点におけるパリティＯＫの回数
からＰＬＬロックを判断しており、周期測定中のロック
状態は見ていない。そのため、第５図（ａｌに示すよう
にパリティ検出出力５ａの出力回数が５回とならずＰＬ
Ｌロックが得られない状態で分周クロック１５ａの周期
測定がエラー（誤差）ラッチタイミングＴｅｊ！にて行
われ、誤った速度誤差信号１３を出力する場合があると
いう問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、安定に速度誤差を生成できる再生装置の制御
装置を得ることを目的とする。
たもので、安定に速度誤差を生成できる再生装置の制御
装置を得ることを目的とする。
この発明に係る再生装置の制御装置は、記録媒体から得
られる読み取り精度判断データを含む再生データにより
再生装置を制御する制御装置において、再生装置から得
られる再生信号に同期したクロックを生成する発振手段
と、前記再生信号中に含まれる読み取り精度判断データ
から読み取り精度情報を検出する検出手段と、前記検出
手段の結果を一定時間ホールドするホールド手段と、前
記ホールド手段の結果に応じ、前記発振手段の出力信号
を計数する第１の計数手段と、前記第１の計数手段が計
数を行う間、定められた基準発振を計数する第２の計数
手段と、前記第１．第２の計数手段より得られる値から
被制御体を駆動する誤差信号を出力する誤差検出手段と
を備えたものである。
られる読み取り精度判断データを含む再生データにより
再生装置を制御する制御装置において、再生装置から得
られる再生信号に同期したクロックを生成する発振手段
と、前記再生信号中に含まれる読み取り精度判断データ
から読み取り精度情報を検出する検出手段と、前記検出
手段の結果を一定時間ホールドするホールド手段と、前
記ホールド手段の結果に応じ、前記発振手段の出力信号
を計数する第１の計数手段と、前記第１の計数手段が計
数を行う間、定められた基準発振を計数する第２の計数
手段と、前記第１．第２の計数手段より得られる値から
被制御体を駆動する誤差信号を出力する誤差検出手段と
を備えたものである。
この発明においては、得られた読取り精度情報の検出結
果、即ちパリティの状態を１ブロック長ホールドするよ
うにしたので、正しく得られたＰＬＬクロックのみで速
度誤差を生成することができる。
果、即ちパリティの状態を１ブロック長ホールドするよ
うにしたので、正しく得られたＰＬＬクロックのみで速
度誤差を生成することができる。
以下、この発明の一実施例を図について説明する。第１
図において、７ｃはカウンタ６により検出されたシンボ
ルから生成されるホールド回路８を活性化する信号、８
はパリティ検出結果５ａを次なるブロックから生成され
るパリティ検出結果５ａが得られるまでホールドするホ
ールド回路、８ａはパリティ検出結果５ａを１ブロツク
長ホールドした信号、９はパリティ検出結果８ａがＯＫ
の間、ＰＬＬクロック３をカウントするカウンタ、１０
はパリティ検出結果８ａがＯＫの間、基準クロック１１
をカウントするカウンタ、１２はカウンタ９，１０のカ
ウント値から速度誤差を検出する速度誤差検出回路であ
る。
図において、７ｃはカウンタ６により検出されたシンボ
ルから生成されるホールド回路８を活性化する信号、８
はパリティ検出結果５ａを次なるブロックから生成され
るパリティ検出結果５ａが得られるまでホールドするホ
ールド回路、８ａはパリティ検出結果５ａを１ブロツク
長ホールドした信号、９はパリティ検出結果８ａがＯＫ
の間、ＰＬＬクロック３をカウントするカウンタ、１０
はパリティ検出結果８ａがＯＫの間、基準クロック１１
をカウントするカウンタ、１２はカウンタ９，１０のカ
ウント値から速度誤差を検出する速度誤差検出回路であ
る。
次に動作について第３図の動作波形図を用いて説明する
。パリティ検出結果５ａがパリティＯＫを示し、ホール
ド回路活性化信号７Ｃによりホールド回路８は活性化し
、パリティＯＫの状態を１ブロツク長にわたりホールド
し、１ブロツク長のパリティＯＫというパリティ検出結
果８ａを出力する。カウンタ９，１０はパリティ検出結
果８ａがパリティＯＫの状態のときのみカウントを行う
。
。パリティ検出結果５ａがパリティＯＫを示し、ホール
ド回路活性化信号７Ｃによりホールド回路８は活性化し
、パリティＯＫの状態を１ブロツク長にわたりホールド
し、１ブロツク長のパリティＯＫというパリティ検出結
果８ａを出力する。カウンタ９，１０はパリティ検出結
果８ａがパリティＯＫの状態のときのみカウントを行う
。
即ち、カウンタ９はパリティＯＫが得られたブロック内
で得られるＰＬＬクロック３でのみ（第３図（ｂ）のパ
リティＯＫホールド出力がハイの期間のみ）カウントを
行い、カウンタ１０はカウンタ９がカウントを行ってい
る時間のみ基準クロック１１のカウントを行う、このカ
ウンタ９．１０より得られたカウント値は速度誤差検出
回路１２に入力され、速度誤差が生成され出力される。
で得られるＰＬＬクロック３でのみ（第３図（ｂ）のパ
リティＯＫホールド出力がハイの期間のみ）カウントを
行い、カウンタ１０はカウンタ９がカウントを行ってい
る時間のみ基準クロック１１のカウントを行う、このカ
ウンタ９．１０より得られたカウント値は速度誤差検出
回路１２に入力され、速度誤差が生成され出力される。
もしパリティチエツク回路５がパリティ検出信号５ａと
してパリティＮＧを出力した場合、第３図（ｂ）のホー
ルド回路８の出力８ａはロウ（パリティＮＧ信号）とな
る、ロウのパリティＮＧ信号８ａを入力されたカウンタ
９，１０は活性化せず、カウントは行われず、ウェイト
状態にいる。従ってパリティ検出出力５ａが得られず、
ＰＬＬクロックが正しく得られていない期間ＴＷＣには
ＰＬＬクロック３はカウントされず、従ってエラー（誤
差）ラッチタイミングＴｅｌにおいても誤った速度誤差
１３が出力されることはない。
してパリティＮＧを出力した場合、第３図（ｂ）のホー
ルド回路８の出力８ａはロウ（パリティＮＧ信号）とな
る、ロウのパリティＮＧ信号８ａを入力されたカウンタ
９，１０は活性化せず、カウントは行われず、ウェイト
状態にいる。従ってパリティ検出出力５ａが得られず、
ＰＬＬクロックが正しく得られていない期間ＴＷＣには
ＰＬＬクロック３はカウントされず、従ってエラー（誤
差）ラッチタイミングＴｅｌにおいても誤った速度誤差
１３が出力されることはない。
このように本実施例ではパリティＯＫが得られたブロッ
クでのみカウンタ９，１０を活性化し、ＰＬＬクロック
３と基準クロック１１のカウントを行うことにより速度
誤差を生成し、被制御体の駆動用制御出力１３とするか
ら、安定に速度誤差を生成でき、高精度の制御が可能と
なる。
クでのみカウンタ９，１０を活性化し、ＰＬＬクロック
３と基準クロック１１のカウントを行うことにより速度
誤差を生成し、被制御体の駆動用制御出力１３とするか
ら、安定に速度誤差を生成でき、高精度の制御が可能と
なる。
以上のように、この発明によればパリティＯＫが得られ
るブロックの間だけカウンタを活性化するように構成し
たので、得られるＰＬＬクロックの精度が高くなり、そ
れにより得られた速度誤差が精度の高いものとなる効果
がある。
るブロックの間だけカウンタを活性化するように構成し
たので、得られるＰＬＬクロックの精度が高くなり、そ
れにより得られた速度誤差が精度の高いものとなる効果
がある。
第１図はこの発明の一実施例による再生装置の制御装置
の構成図、第２図は再生データを示す図、第３図は上記
実施例の動作波形を示す図、第４図は従来の再生装置の
制御装置を示す図、第５図は従来装置の動作波形を示す
図である。 １は再生信号ＲＦ、２はＰＬＬ、３はＰＬＬクロック、
５はパリティチエツク回路（読み取り精度情報検出手段
）、８はホールド回路、９．１０はカウ′ンタ（第１．
第２の計数手段）、１２は速度誤差検出回路、１３は速
度誤差出力である。
の構成図、第２図は再生データを示す図、第３図は上記
実施例の動作波形を示す図、第４図は従来の再生装置の
制御装置を示す図、第５図は従来装置の動作波形を示す
図である。 １は再生信号ＲＦ、２はＰＬＬ、３はＰＬＬクロック、
５はパリティチエツク回路（読み取り精度情報検出手段
）、８はホールド回路、９．１０はカウ′ンタ（第１．
第２の計数手段）、１２は速度誤差検出回路、１３は速
度誤差出力である。
Claims (1)
- （１）記録媒体から得られる読み取り精度判断データを
含む再生データにより再生装置を制御する制御装置であ
って、 再生装置から得られる再生信号に同期したクロックを生
成する発振手段と、 前記再生信号中に含まれる読み取り精度判断データから
読み取り精度情報を検出する検出手段と、前記検出手段
の結果を一定時間ホールドするホールド手段と、 前記ホールド手段の結果に応じ、前記発振手段の出力す
る信号を計数する第１の計数手段と、前記第１の計数手
段が計数を行う間、定められた基準発振を計数する第２
の計数手段と、 前記第１、第２の計数手段より得られる値から被制御体
を駆動する誤差信号を出力する誤差検出手段とを備えた
ことを特徴とする再生装置の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16027088A JPH0210572A (ja) | 1988-06-28 | 1988-06-28 | 再生装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16027088A JPH0210572A (ja) | 1988-06-28 | 1988-06-28 | 再生装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210572A true JPH0210572A (ja) | 1990-01-16 |
Family
ID=15711370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16027088A Pending JPH0210572A (ja) | 1988-06-28 | 1988-06-28 | 再生装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612348A (ja) * | 1984-06-15 | 1986-01-08 | Sanken Electric Co Ltd | 樹脂封止形半導体装置の製造方法 |
-
1988
- 1988-06-28 JP JP16027088A patent/JPH0210572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612348A (ja) * | 1984-06-15 | 1986-01-08 | Sanken Electric Co Ltd | 樹脂封止形半導体装置の製造方法 |
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