JPH0210853A - Ｃｍｏｓ／ｎｍｏｓ集積回路 - Google Patents

Ｃｍｏｓ／ｎｍｏｓ集積回路

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JPH0210853A
JPH0210853A JP1081339A JP8133989A JPH0210853A JP H0210853 A JPH0210853 A JP H0210853A JP 1081339 A JP1081339 A JP 1081339A JP 8133989 A JP8133989 A JP 8133989A JP H0210853 A JPH0210853 A JP H0210853A
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JP
Japan
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cmos
nmos
basic
circuit
supply voltage
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JP1081339A
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English (en)
Inventor
Hans-Jurgen Gahle
ハンス　―　ユルゲン・ガーレ
Arnhold Uhlenhoff
アルンホルト・ウーレンホフ
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TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
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Publication date
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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    • H03K2005/00195—Layout of the delay element using FET's

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業−１−の利用分野］ この発明は、Ｃｔｖｌ　０　Ｓ　／　Ｎ　Ｍ　ＯＳ集積
回路に関する。
［従来の技術］ このような回路は文献に記載されている（旧ｅｒｏｃｌ
ｃｃｔｒｏｎｉｃｓ　Ｊｏｕｒｎａｌ、　　１９８２年
、２９〜３２頁参照）。それにおいては任意の特定のデ
ジタル機能の実現のためのＣＭＯＳまたはＮＭＯＳ技術
の選択は集積回路の速度および集積密度に対する要求に
依存しており、そのためＣＭＯＳおよびＮＭＯ８はＣＭ
ＯＳ技術のみまたはＮＭＯＳ技術のみのいずれかを使用
して特定の機能を実現することによって同じ集積回路チ
ップ上に組合わせられている。
〔発明の解決すべき課題〕
この発明の基礎となる問題は、単純なＣＭＯＳ２７１７
、特にＣＭＯＳインバータにおける集積回路のスイッチ
ング速度およびカットオフ周波数を決定する伝播遅延が
電源電圧に依存することである（ＮＥＲＥＭ　Ｒｅｃｏ
ｒｄ、　１９８７年、１６８〜１８９頁参照）。
例えばもしもＣＭＯＳ技術により実現される機能が遅延
素子、特にデジタルフィルタおよび後述するリング発振
器における素子の場合のように上述の伝播遅延を本質的
に利用するのであればこの電圧依存性は非常に厄介なも
のである。
それ故、この発明の目的は、ＣＭＯＳ技術により実現さ
れるＣＭＯ９／ＮＭＯ８集積回路の機能における伝播遅
延のこの電圧依存性を補償することである。ここで使用
される“機能”とは、単一の、特にデジタルの基本回路
形式で別々に構成される集積回路のサブユニットを意味
するものである。このようなデジタル基本回路形式は例
えば加算器、乗算器、除算器、比較器、メモリ、シフト
レジスタ、アナログ・デジタル変換器、デジタルφアナ
ログ変換器、サンプルおよび保持セル、ならびにフリッ
プフロップ、インバータ、ゲート等である。加算器、乗
算器等はしたがってセルから構成されているものと考え
る。
ここで使用されるゲートとはその入力における信号の組
合わせに応じて信号を出力する単一出力を有する任意の
論理回路を意味するものである。
この発明の目的に対しては、インバータは最も簡単なゲ
ートとして考えられる。
［課題解決のための手段］ この発明の基本的なアイディアは、加算器、乗算器、除
算器、比較器、メモリ、シフトレジスタ、アナログ・デ
ジタル変換器、デジタル・アナログ変換器、サンプルお
よび保持セル、フリップフロップ、インバータ、或いは
ゲートのような単一の基本回路形式でそれぞれ構成され
た機能を具備し、各機能に対して必要な基本回路の一部
であるｐ個のものはＣＭＯＳ基本回路として構成し、残
りのｑ個のものを負荷装置として電流源を有するエンフ
ァンスメントモードＮＭＯＳ基本回路として構成し、Ｃ
ＭＯＳ基本回路中の伝播遅延の電源電圧依存性がＮＭＯ
３基本回路中の伝播遅延の電源電圧依存性によって補償
されるように前記ＣＭＯＳ基本回路の個数ｐを選定した
ＣＭＯＳ／ＮＭＯ３集積回路の構成を特徴とするもので
あり、したがって全体の機能が上述のような技術のいず
れかによってのみ実現される従来技術とは異なっている
。
この発明による解決手段によって、リング発振器の発振
周波数は例えば付加的な電圧調整回路なしに電源電圧と
無関係にすることができる。この発明はしたがって電圧
調整回路のために必要である付加的なチップ面積を必要
としない。
［実施例］ 以下添附図面を参照にして詳細に説明する。
第１図は単一チップ上に集積された集積回路Ｓの可能な
形態を非常に簡略化した形態で示している。集積回路に
は多くの変形があるから、この発明は示された形態に限
定されるものではない。個々のそれに含まれた機能を実
現するための多くの可能な基本回路の中で、第１図はア
ナログ・デジタル変換器ａｄ、サンプルおよび保持回路
ａｈ、加算器ｓｍｓ乗ｎ−器ＩＩＩ　、メモリｓｐ１デ
ジタル・アナログ変換器ｄａ、シフトレジスタＳ「、ゲ
ートｇ１およびフリップフロップｒを示している。集積
回路Ｓはまた増幅器等のアナログ段を含んでいてもよい
。
集積回路Ｓの左側の外部接続は入力ラインを表わし、右
側の外部接続は出力ラインを表わしている。集積回路Ｓ
内には、上記基本回路形式により実現された機能は出力
ライン（矢印か付されている）を有し、それらは集積回
路Ｓ内の他のサブ機能に接続されるか、あるいは別の出
力ラインに接続されている。個々の機能は集積回路Ｓの
他の機能から来る別の入力ラインを有していてもよい。
個々の機能の具体的な相互接続は集積回路Ｓの特定の形
態と、回路が設計される全体の機能に依存している。特
定の内部接続はこの発明に対しては重要ではない。すな
わち、この発明はあらゆる集積回路に適用することがで
きる。
第１図の実施例において、上述の機能のいくつかがこの
発明によって実現されている。すなわち、これらの機能
の実現に必要な基本回路形式の一部であるｐ個のものが
ＣＭＯＳ技術を使用して構成されており、一方残りのｑ
個のものはエンファンスメントモードＮＭＯＳによって
構成されている。
それぞれの基本回路はＣ，Ｎで示されている。第１図に
おいて、これらはアナログ・デジタル変換器ａｄ、加算
器５ＩＩｌ、乗算器ｍ１メモリｓｐ、およびフリップフ
ロップｆである。
この発明によれば、機能の実現に必要な基本回路形式の
全体の数ｐ＋ｑは、ＣＭＯＳ基本回路Ｃ中の伝播遅延の
電源電圧依存性がＮＭＯＳ基本回路Ｎ中の伝播遅延の電
源電圧依存性によって補償されるようにｐ、ｑに分割さ
れている。
第２図は、例えばクロック信号を発生し、或いはゲート
伝播遅延を測定するためにデジタル集積回路中でしばし
ば使用されるリング発振器にこの発明の原理を適用した
例を示している。よく知られているように、リング発振
器は正確な位相で発振を開始するように直列に接続され
た多数のインバータから構成され、最後のインバータの
出力が最初のインバータの入力に結合されてリングを形
成している。発振の条件を満足させるために奇数個のイ
ンバータが一般にリングを形成するために接続されてい
る。もしも発振が中断可能にされるのであれば、インバ
ータの一つが例えばノアまたはナントゲートを設けられ
、それを介して“正確な”位相条件が信号により消去さ
れる。
第２図はリングを形成するために７個のインバータが接
続されたリング発振器を示している。この発明によりｐ
個はＣＭＯＳインバータｉｅで構成され、ｑ個はデプレ
ッション負荷インバータ１ｄで構成されている。第２図
の実施例で、４個のＣＭＯＳインバータｌｃと３個のデ
プレッション負荷インバータｉｄがリング発振器を構成
しており、デプレッションモード！・ランジスタ旧は負
荷として接続されている。
電源電圧依存性はそれぞれのレイアウトパラメータおよ
び製造パラメータによって高い正確度で調整されること
ができる。第２図の実施例において、ｐ−４、ｑ−３７
’あり、ＣＭＯＳ　−１’　：／／＜−９ｉｃ中のＰチ
ャンネルトランジスタおよびＮチャンネルトランジスタ
はそれぞれ１．５　ミクロンのチャンネル長を有し、Ｐ
チャンネルトランジスタのチャンネル幅は３０ミクロン
であり、ゲートしきい値電圧は一〇、７５Ｖである。Ｎ
チャンネルトランジスタのチャンネル幅は１５ミクロン
であり、ゲートしきい値電圧は＋〇、７５Ｖである。
第２図のデプレッション負荷インバータｌｄは２つのグ
ループに分けられている。すなわち２個のデプレッショ
ン負荷インバータではデプレッションモードトランジス
タは２ミクロンのチャンネル長と１４ミクロンのチャン
ネル幅を有し、一方エンファンスメントモードトランジ
スタは１．５　ミクロンのチャンネル長と１５ミクロン
のチャンネル幅を有している。第３のデプレッション負
荷インバータでは、デプレッションモードトランジスタ
は２ミクロンのチャンネル長と２０ミクロンのチャンネ
ル幅を有し、一方エンファンスメントモードトランジス
タは１．５　ミクロンのチャンネル長と１５ミクロンの
チャンネル幅を有している。全てのデプレッションモー
ドトランジスタは一２Ｖのゲート・ソースしきい値７ｄ
圧を有し、全てのエンファンスメントモードトランジス
タは＋〇、７５Ｖのゲートしきい値電圧を有する。
ｐ、ｑの他の値に対して当業者は与えられたレイアウト
の法則および製造明細に基づいて経験によって適当な設
計データを容易に決定することができるであろう。
【図面の簡単な説明】
第１図は、この発明による集積回路の可能な形態の高度
に簡単化したブロック図である。 第２図は、この発明によるリング発振器の簡単化したブ
ロック図である。 Ｓ・・・集積回路、ａｄ・・・加算器、ａｈ・・・サン
プルおよび保持回路、ｓｍ・・・加算器、■・・・乗算
器、ｓｐ・・・メモリ、ｄａ・・・デジタル・アナログ
変換器、Ｓ「・・・シフトレジスタ、ｇ・・・ゲート、
ｆ・・・フリップフロップｆ１ｉｃ・・・ＣＭＯＳイン
バータ、ｉｄ・・・デブヱッション負荷イ ンバータ。

Claims (2)

    【特許請求の範囲】
  1. （１）加算器、乗算器、除算器、比較器、メモリーシフ
    トレジスタ、アナログ、デジタル変換器、デジタル・ア
    ナログ変換器、サンプルおよび保持セル、フリップフロ
    ップ、インバータ、或いはゲートのような単一の基本回
    路形式でそれぞれ構成された機能を具備し、各機能に対
    して必要な基本回路の一部であるｐ個のものはＣＭＯＳ
    基本回路として構成し、残りのｑ個のものを負荷装置と
    して電流源を有するエンファンスメントモードＮＭＯＳ
    基本回路として構成し、ＣＭＯＳ基本回路中の伝播遅延
    の電源電圧依存性がＮＭＯＳ基本回路中の伝播遅延の電
    源電圧依存性によつて補償されるように前記ＣＭＯＳ基
    本回路の個数ｐを選定したことを特徴とするＣＭＯＳ／
    ＮＭＯＳ集積回路。
  2. （２）ｐ個の直列に接続されたＣＭＯＳインバータとそ
    れに後続するｑ個の直列に接続されたＮＭＯＳデプレッ
    ション負荷インバータとを有するリング発振器を具備し
    、そのＮＭＯＳデプレッション負荷インバータの最後の
    ものはその出力が第１のＣＭＯＳインバータの入力に結
    合され、ｐ＋ｑは奇数である特許請求の範囲第１項記載
    のＣＭＯＳ／ＮＭＯＳ集積回路。
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