JPH02108984A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野］ 本発明は半導体装置におけるラッチ回路の改良に関する
。 〔従来の技術〕 論理調整入力端子より信号を受は取り、その信号を処理
し、その処理した４８号で論理調整を行なう回路は、従
来第３図に示す構成をもっていた。 制御回路５６の制御の下で、論理調整入力端子５１より
信号を受取る入力ラッチ回路５２がある。このラッチし
た信号を演算回路５３へ送る。 この演算処理回路にて論理調整にふされしい信号に変換
される。この演算回路５３は受けとった信号を論理調整
用に変換するのであるが１通常は他の用途にも使われて
おる事が多く、このため処理結果はラッチしておく必要
が生じる。そこでこの処理結果は論理調整用ラッチ回路
５４でラッチされる。このラッチされた結果が被論理調
整回路５５へ送られ、論理調整を行なっていた。

【発明が解決しようとする課題） しかし前述の従来の技術ではサンプリングするだめのラ
ッチが必要であり、このラッチは単にサンプリングする
だけで、−度演算回路に人力されればそれ以降はこの信
号は用いられない、また演算終了後の結果は論理調整用
ラッチに入力される。この論理調整用ラッチは演算結果
が得られるまでは意味のあるデータを持たず演算終了後
に入力される。このためラッチが２つ必要となり、回路
設論上うッヂ部分が大きな面積を占めこれがチップサイ
ズの増大を招いた。 そこで本発明はこのような間硬点を解決するためのもの
でその目的とするところはこの２つのラッチを一つに統
合し、ラッチの占める面積を削減しチップサイズを小さ
くする事にある。 〔課題を解決するための手段〕 本発明の半導体装置は、 ａ）時計、電子体温計等の精度を微調するための論理調
整機構において、 ｂ）論理調整用入力端子の状態を使用開始時にサンプリ
ングし、 Ｃ）上記サンプリングした信号をラッチし、ｄ）上記ラ
ッチした信号を演算処理を行ない、ｅ）上記の演算処理
結果をラッチし、そのラッチした信号で論理調整を行な
う場合、 ｆ）論理調整用入力端子をラッチするラッチ回路と、演
算処理結果のラッチをするラッチ回路の２つのラッチ回
路を制御回路を用いることにより１つにまとめたことを
特徴とする。 ［作　用〕 本発明は以上の構成を有するので、まず論理調整用入力
端子の信号をサンプリングし、この信号はまずラッチ回
路にラッチされる０次にラッチした信号をもとに演算回
路を通して処理を行ない、この処理の結果が同じく先程
の同じラッチ回路に再度ラッチされる。このためラッチ
回路は一つで済む事となる。 ｒ実　施　例】 以下、本発明について実施例に基づいて詳細に説明する
。 第１図は、本発明の半導体装置のブロック図である。１
１は希望する論理調整を設定する論理調整用入力端子、
１２は論理調整用入力端子１１、または演算回路１４か
らの信号をとらえるラッチ回路、１４はラッチ回路１２
から受は取った信号を論理調整用に演算し信号を変換す
る演算回路。 １３はこれらラッチ回路１２、演算回路１４、または被
論理調整回路１５をタイミング制御する制御回路である
。 論理調整用入力端子ｌｌから入力された信号は制御回路
１３の信号に従がってサンプリングされラッチ回路１２
に一時だくわえられる。実際にはこのままの信号で被論
理調整回路１５に与えても意味を成さない信号であり、
制御回路１３によってこの信用は被論理調整回路で用い
られない、論理調整用入力端子１１よりラッチ回路１２
に入力された信号は演算回路１４へ出力される。演算回
路１４では入力された信号を論理調整にふされしい内容
に演算し変換される。この変換結果をラッチ回路１２へ
戻し、再度制御回路１３によってラッチされる。このラ
ッチされた信号が被論理調整回路１５へ出力され、論理
調整が行なわれる。 これによりラッチ回路１２は一つで済み回路上余裕が生
まれる。 第２図は本発明の半導体装置の回路図である。 ２１は論理を入力するための入力端子、２２は高電位電
極、２３は入力端子がフローティングするのを避けるた
めのプルアップ抵抗。２４は各部分を全体として統括し
、制御を行なう制御回路、この制御回路２４より、２５
のラッチの入力を選択するラッチ入力選択信号、２９の
ラッチするトリガーを与λるラッチクロック信号、３５
の演算回路を同期させるための演算クロック信号、３４
の被論理調整回路である２分の１分周フィリップフロッ
プの基本クロック信号をそれぞれ出力している。２６は
低電位入力でオンするトランスミッションゲート、２７
は逆に高電位でオンするトランスミッションゲートであ
る。２８はトランスミッションゲー）２６．２７の出力
を入力とし、ラッチクロック信号２９をクロックとし、
出力を３１のラッチ出力信号とするラッチである。３２
はラッチ出力信号３１を入力とし、演算クロツク信号３
５をクロックとして演算処理を行ない、その結果の出力
を演算出力信号３０とする演算回路である。３３は基本
クロック３４をクロック入力とし、ラッチ出力信号３１
をセットとし、基本クロック信号３４を２分の１に分周
を行なう２分の１分周フリップフロップである。 まず入力端子２１より入力された信号は、制御回路２４
によってラッチ入力選択端子２５が低電位であるためト
ランスミッションゲート２６がオンしているのでラッチ
２８に入力される。入力端子２１の信号をサンプリング
する必要がある時にラッチクロック信号２９が制御回路
２４より出力され、入力端子２１の状態がラッチされる
。このラッチ２８にラッチされた信号はラッチ出力信号
３１へ出力される。この信号は制御回路２４から出力さ
れる演算クロック信号３５に従かい演算回路３２へ取り
込まれ、演算クロック信号３５によって演算処理される
。この演算処理した結果は演算出力信号３０へ出力され
る。演算終了後はラッチ入力選択信号が高電位になり入
力端子２１からのトランスミッションゲート２６は閉じ
られ、演算出力信号３０のトランスミッションゲート２
７がオンする。ラッチ入力選択信号が高電位になった後
で、制御回路２４より演算結果をラッチ２８に取り込む
ためラッチクロック信号２９が出力されラッチされる。 その結果出力されるラッチ出力信号３１は、２分の１分
周フリップフロップ３３へ入力され、この信号が２分の
１分周フリップフロップのセットを行ない論理調整を行
なう。 このように入力端子２１よりラッチされた信号をラッチ
し、そのラッチ結果を演算し、演算結果を再度ラッチす
る場合に、ラッチ回路が１つで済む事になる。 ここで第２図はラッチ出力信号３１と演算出力信号３０
が同数である回路図であるが、この本数が両者くい違う
ものであっても別にかまわない。 通常の場合は異なる事もまた多い。 尚、ここに挙げた実施例はあくまでも一実施例にすぎな
いものである。 〔発明の効果１ 以上述べたように発明によればラッチ回路が一つで済む
事になり回路を削減できる。これによりチップサイズも
小さくする事が可能となり、価格的にも安く作成できる
。またラッチ回路を一つにする事により配線はバスの形
となり、論理調整入力端子の端子数が増せば増すほど配
線の占める面積が削減可能であるという効果がある。

【図面の簡単な説明】 第１図は本発明の半導体装置のブロック図。 第２図は本発明の半導体装置の回路図。 第３図は従来の半導体装置のブロック図。 ・論理調整用入力端子 ・ラッチ回路 ・制御和回路 ・演算回路 ・被論理調整回路 ・入力端子 ２２　・　・ ２３　・ ２４　・　・ ２５　・　・ ２６　・　・ ２７　・　・ ２８　・　・ ２９　・　・ ３０　・　・ ３１　・　・ ３２　・　・ ３３　・　・ ３４　・　・ ３５　・　・ ・高電位電源 ・プルアップ抵抗 ・制御回路 ・ラッチ入力選択信号 ・トランスミッションゲート ・トランスミッションゲート ・ラッチ ・ラフチクロック信号 ・演算出力信号 ・ラッチ出力信号 ・演算回路 ・２分の１分周フリップフロップ ・基本クロック信号 ・演算クロック 以上 出願人　セイコーエプソン株式会社

Claims (1)

【特許請求の範囲】
1. （１）ａ）時計、電子体温計等の精度を微調するための
   論理調整機構において、 ｂ）論理調整用入力端子の状態を使用開始時にサンプリ
   ングし、 ｃ）上記サンプリングした信号をラッチし、ｄ）上記ラ
   ッチした信号を演算処理を行ない、ｅ）上記の演算処理
   結果をラッチし、そのラッチした信号で論理調整を行な
   う場合、 ｆ）論理調整用入力端子をラッチするラッチ回路と、演
   算処理結果のラッチをするラッチ回路の２つのラッチ回
   路を制御回路を用いて、１つにまとめた半導体装置。