JPH02109342A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02109342A JPH02109342A JP26170388A JP26170388A JPH02109342A JP H02109342 A JPH02109342 A JP H02109342A JP 26170388 A JP26170388 A JP 26170388A JP 26170388 A JP26170388 A JP 26170388A JP H02109342 A JPH02109342 A JP H02109342A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は低雑音、超高速素子として開発が進められてい
る化合物半導体（ＧａＡｓなど）を使用するＭ Ｅ Ｓ
Ｆ Ｅ ＴやＨＥ Ｍ Ｔなどの半導体装置の製造方
法に関するもので、ＦＥＴのソース抵抗をとができ製造
方法を提供しようとするものである。
る化合物半導体（ＧａＡｓなど）を使用するＭ Ｅ Ｓ
Ｆ Ｅ ＴやＨＥ Ｍ Ｔなどの半導体装置の製造方
法に関するもので、ＦＥＴのソース抵抗をとができ製造
方法を提供しようとするものである。
（ロ）従来の技術
第１図に示す丁程図を利用して、従来から用いられてい
る耐熱ゲートを極を用いたセルファラインタイプのＧａ
ＡｓＭＥＳＦＥＴの典型的なプロセスを説明する。
る耐熱ゲートを極を用いたセルファラインタイプのＧａ
ＡｓＭＥＳＦＥＴの典型的なプロセスを説明する。
クロム（Ｃｒ）をドープした半絶縁性ＧａＡｓ基板にに
Ｓｉイオンをエネルギー３０ＫｅＶで３×１０’ｃｍ″
□′で選択注入し、８５０℃での熱処理で活性化してｎ
型導電層（４１）を基板（４２）上に有する半導体基板
（４（１）を形成する（第４図ａ）。
Ｓｉイオンをエネルギー３０ＫｅＶで３×１０’ｃｍ″
□′で選択注入し、８５０℃での熱処理で活性化してｎ
型導電層（４１）を基板（４２）上に有する半導体基板
（４（１）を形成する（第４図ａ）。
次いで、半導体基板（４０）表面上にタングステンシリ
サイド（ＷＳｉ）をＲＦスパッタ技術を用いて５０００
人堆積して、酸素を４％含むＣＦ、ガスを用いたＲＩＥ
（反応性イオンエツチング）で１）ｔ ｒｒｌのゲー
ト長を有するゲートを極（４３）を半導体１ｇ板（４ｎ
）ｌ−７，に形成し、その後このゲート電極をマスクと
して、 ｌ ５０ＫｅＶ、 ］、５Ｘ Ｉ Ｑ”ｃ
ｍ−’の高ドーズの８１イオン（４４）を半導体基板（
４ｏ）内に注入し、その後８００℃で熱処理を行ない低
抵抗のコンタクト層（４５）を形成する（第４図ｂ）。
サイド（ＷＳｉ）をＲＦスパッタ技術を用いて５０００
人堆積して、酸素を４％含むＣＦ、ガスを用いたＲＩＥ
（反応性イオンエツチング）で１）ｔ ｒｒｌのゲー
ト長を有するゲートを極（４３）を半導体１ｇ板（４ｎ
）ｌ−７，に形成し、その後このゲート電極をマスクと
して、 ｌ ５０ＫｅＶ、 ］、５Ｘ Ｉ Ｑ”ｃ
ｍ−’の高ドーズの８１イオン（４４）を半導体基板（
４ｏ）内に注入し、その後８００℃で熱処理を行ない低
抵抗のコンタクト層（４５）を形成する（第４図ｂ）。
次いで、ゲートを極（４３）を挟んでその両側の半導体
基板（４（ｌｌＩ＝、に、ソース電極（４６）とドレイ
ン電極（４７）を形成する（第４図Ｃ）。
基板（４（ｌｌＩ＝、に、ソース電極（４６）とドレイ
ン電極（４７）を形成する（第４図Ｃ）。
（ハ）５！明が解決しようとする課題
この従来方法によるＦＥＴ構造では、コンタクト層（４
５）となる０４層はイオン注入時の散乱及び熱処理時の
横方向拡散によってゲート電極下にも拡がり （破線（
４８）はこの拡がりを誇張して示している）、ゲートを
極とコンタクトする為に耐圧（とくに、ゲート・ドレイ
ン間）が低ｆするという問題がある。
５）となる０４層はイオン注入時の散乱及び熱処理時の
横方向拡散によってゲート電極下にも拡がり （破線（
４８）はこの拡がりを誇張して示している）、ゲートを
極とコンタクトする為に耐圧（とくに、ゲート・ドレイ
ン間）が低ｆするという問題がある。
＋、イδ明は、このゲート・ドレイン間の耐圧を。
・／−ス抵抗を実質的に増大させることなく向上させる
ことができる半導体装置の製造方法を提供しようとする
ものである。
ことができる半導体装置の製造方法を提供しようとする
ものである。
（ニ）課題を解決するための手段
本特明は−に記問題点を解決するために、半導体基板−
Ｌに耐熱ゲート電極を形成した後、絶縁膜を該耐熱ゲー
ト電極を含む半導体基板上に付設し、耐熱ゲート電極の
ドレイン側が影になるように絶老、★１１分を組め方向
からイオンビームエツチングし、ドレイ／側に残存絶縁
膜を付けた状態で半導体基板内にイオンを注入すること
を特徴とするものて一１具体的には、半導体基板上に耐
熱ゲート１４極を選択的に形成するＬ程と、該耐熱ゲー
ト電極を付設した半導体基板りに絶縁膜を形成する工程
と、ｊｊｊ記耐熱ゲート電極のドレイン１を極側の側面
り及び該側面に隣接する半導体基板上の絶縁膜が残るよ
うに、前記絶縁膜に対して斜め方向から該絶縁膜をエツ
チングするイオンビームを付与する一Ｌ程と、この残存
絶縁膜を付けた状態で、前記半・９体ｗ板内にイオンを
注入して該半導体基板内に低抵抗層を形成する工程とを
含むことを特徴とするものである。
Ｌに耐熱ゲート電極を形成した後、絶縁膜を該耐熱ゲー
ト電極を含む半導体基板上に付設し、耐熱ゲート電極の
ドレイン側が影になるように絶老、★１１分を組め方向
からイオンビームエツチングし、ドレイ／側に残存絶縁
膜を付けた状態で半導体基板内にイオンを注入すること
を特徴とするものて一１具体的には、半導体基板上に耐
熱ゲート１４極を選択的に形成するＬ程と、該耐熱ゲー
ト電極を付設した半導体基板りに絶縁膜を形成する工程
と、ｊｊｊ記耐熱ゲート電極のドレイン１を極側の側面
り及び該側面に隣接する半導体基板上の絶縁膜が残るよ
うに、前記絶縁膜に対して斜め方向から該絶縁膜をエツ
チングするイオンビームを付与する一Ｌ程と、この残存
絶縁膜を付けた状態で、前記半・９体ｗ板内にイオンを
注入して該半導体基板内に低抵抗層を形成する工程とを
含むことを特徴とするものである。
くホ）作用
ドヅε明方法では、耐熱ゲート電極を有する半導体基板
に低抵抗層を形成するイオン注入を、該耐熱ゲートを極
のドレイン側の側面及び該側面に隣接する半導体基板Ｉ
−に付設した絶縁膜を保護膜として、半導Ｉ＄基板Ｉ−
に施こすようにしているのて−１；１ミ入イオンは耐熱
ゲート電極下及びそのドレイン側の隣接領域に散乱など
で浸入しにくく、該゛ハ領域の低抵抗化を防止でき、ド
レイン耐圧を向にさせることがきる。
に低抵抗層を形成するイオン注入を、該耐熱ゲートを極
のドレイン側の側面及び該側面に隣接する半導体基板Ｉ
−に付設した絶縁膜を保護膜として、半導Ｉ＄基板Ｉ−
に施こすようにしているのて−１；１ミ入イオンは耐熱
ゲート電極下及びそのドレイン側の隣接領域に散乱など
で浸入しにくく、該゛ハ領域の低抵抗化を防止でき、ド
レイン耐圧を向にさせることがきる。
（へ）実施例
本発明の一実施例を第１図に示す−Ｌ程図を参与にして
説明する。本実ｊＭｔ列はイオン注入型の５ｉＥＳ Ｆ
Ｅ Ｔの製造方法を示すものである。
説明する。本実ｊＭｔ列はイオン注入型の５ｉＥＳ Ｆ
Ｅ Ｔの製造方法を示すものである。
Ｃ「をドープした半絶縁性ＧａＡｓ基板上にＳイオンを
エネルギー３０ＫｅＶで３×ｌＯ１′ｃｍ−′で選択注
入し、８５０℃でのＩＰ！１処理で活性化してｎ型導電
層（２）を基板（３）上に有する半導体基板（１）を形
成する（第１図ａ）。
エネルギー３０ＫｅＶで３×ｌＯ１′ｃｍ−′で選択注
入し、８５０℃でのＩＰ！１処理で活性化してｎ型導電
層（２）を基板（３）上に有する半導体基板（１）を形
成する（第１図ａ）。
次いで、半導体基板（１）表面上にタングステンンリサ
イド（ＷＳｉ）をＲＦスパッタ技術を用いて５０００人
堆積して、酸素を・１％含むＣＦ、ガスを用いたＲＩＥ
（反応性イオンエンチング）で１μｍのゲート長を有す
るゲートｔｌ！１（４）を半導体基板（１）ｌ−に形成
する（第１図ｂ）。
イド（ＷＳｉ）をＲＦスパッタ技術を用いて５０００人
堆積して、酸素を・１％含むＣＦ、ガスを用いたＲＩＥ
（反応性イオンエンチング）で１μｍのゲート長を有す
るゲートｔｌ！１（４）を半導体基板（１）ｌ−に形成
する（第１図ｂ）。
その後、このゲート電極−Ｌを含めて半導体基板（＋
）１１：フラス？ｃＶＤ法で、Ｓ＋Ｏ＊膜、Ｓｉｘ、膜
などの絶縁膜（実施例ではＳ°ｉ０＊膜）（５）を２：
’＋００人堆積する（第１図Ｃ）。次いで、この絶縁膜
（５）に対して斜め方向から該絶縁膜をイオンビームエ
ンチング（ＩＢＥ）する。このエツチング条件は、真空
度８×１０−″トール、３００ｅ〜′であり、入射角度
は耐熱ゲート？ｌｔ極（４）のドレイン側の側面（４ａ
）が入射イオン（アルゴンイオン）（６）に対して斜め
になる様に（実施例では４５゛ ）している。このＩＢ
Ｈによって、半導体基板（１）［−の絶縁膜（５）は耐
熱ゲート電極（４）によって影となる部分、即ち耐熱ゲ
ートを極（４）の１ｊｉ記側面（４ａ＞！−１及び該側
面に隣接する半導体基？Ｆｉ（１）、Ｊ−で残され、そ
の他の部分がエツチング除去される。（７）はこのよう
にして残された残存絶縁膜である（第１図ｄ）。
）１１：フラス？ｃＶＤ法で、Ｓ＋Ｏ＊膜、Ｓｉｘ、膜
などの絶縁膜（実施例ではＳ°ｉ０＊膜）（５）を２：
’＋００人堆積する（第１図Ｃ）。次いで、この絶縁膜
（５）に対して斜め方向から該絶縁膜をイオンビームエ
ンチング（ＩＢＥ）する。このエツチング条件は、真空
度８×１０−″トール、３００ｅ〜′であり、入射角度
は耐熱ゲート？ｌｔ極（４）のドレイン側の側面（４ａ
）が入射イオン（アルゴンイオン）（６）に対して斜め
になる様に（実施例では４５゛ ）している。このＩＢ
Ｈによって、半導体基板（１）［−の絶縁膜（５）は耐
熱ゲート電極（４）によって影となる部分、即ち耐熱ゲ
ートを極（４）の１ｊｉ記側面（４ａ＞！−１及び該側
面に隣接する半導体基？Ｆｉ（１）、Ｊ−で残され、そ
の他の部分がエツチング除去される。（７）はこのよう
にして残された残存絶縁膜である（第１図ｄ）。
１大に、自（熟ゲート電極（４）をマスクにして、１：
＞０ＫｅＶ、］、５Ｘ１０”ｃｍ−’の高ドーズの８１
イオン注入を、イオン（８）が半導体基板に垂直に向く
ように半導体基板（１）に対して行なう。このイオン注
入後、８００℃での熱処理を行なうことによって半導体
基板（１）内に、低抵抗層（９）が形成される。この低
抵抗層（９）の、耐熱ゲート電極（４）の側面（ドレイ
ン側） （４ａ）側における境界（ｌｆｌ）は、残存絶
縁膜（７）の存在によってこの残存絶縁膜（７）の分だ
け側面（４ａ）から離間して形成さｔする（第１図ｅ）
。
＞０ＫｅＶ、］、５Ｘ１０”ｃｍ−’の高ドーズの８１
イオン注入を、イオン（８）が半導体基板に垂直に向く
ように半導体基板（１）に対して行なう。このイオン注
入後、８００℃での熱処理を行なうことによって半導体
基板（１）内に、低抵抗層（９）が形成される。この低
抵抗層（９）の、耐熱ゲート電極（４）の側面（ドレイ
ン側） （４ａ）側における境界（ｌｆｌ）は、残存絶
縁膜（７）の存在によってこの残存絶縁膜（７）の分だ
け側面（４ａ）から離間して形成さｔする（第１図ｅ）
。
次に、耐熱ゲート電極（４）の両側の低抵抗層（５１）
トに、３層構造（Ａｕ＋Ｇｅ／’Ｎｉ／’Ａｕ）のオー
ミｌり電極（＋１）（１２）を形成し、オーミックｔＴ
ｈ（Ｉ＋）はソース電極として、又オーミ・ｌり電極（
１２）はドレイン電極として利用される。
トに、３層構造（Ａｕ＋Ｇｅ／’Ｎｉ／’Ａｕ）のオー
ミｌり電極（＋１）（１２）を形成し、オーミックｔＴ
ｈ（Ｉ＋）はソース電極として、又オーミ・ｌり電極（
１２）はドレイン電極として利用される。
第２図は本発明方法をＨＥ Ｍ Ｔに適用したもののｉ
ｆｆ Ｆ＆図である。これはＨＥ Ｍ Ｔのｎ″）層（
２７）を形成する場合に本発明の思想を利用しているも
のである。半導体基板（２０）はＧａＡｓ半絶縁基板（
４５０ｉｔ ｍ） （２１）上にアンドープのＧａＡｓ
層（８０００人＞ ＜２２）と、ｎＡｅＧａＡｓ層（１
゜ＯＸ Ｉ Ｏ”ｃｍ−’、２００人） （２３）と
、ｎＧａＡＳ層＜ ３ Ｘ Ｉ ０１７ｃｍ−’、２５
０人）（２４ンとを有しており、この半導体基板（２０
）上には耐熱ゲート電極（２５）が設けられており、こ
の耐熱ゲート電極（２５）のドレイン電極（２８）側の
側面（２５ａ）には第１実施例の場合と同様の残存絶縁
膜（２６）が設けられている。この耐熱ゲート電極（２
５）と残存絶縁膜（２６）は耐熱ゲート電極（２５）の
両側のｎ＋イオン注入領域（低抵抗体層＋ （２７）（
２７）をイオン注入法で形成する際にマスクとして利用
される。（２９）はソース７ｊｉ極である。
ｆｆ Ｆ＆図である。これはＨＥ Ｍ Ｔのｎ″）層（
２７）を形成する場合に本発明の思想を利用しているも
のである。半導体基板（２０）はＧａＡｓ半絶縁基板（
４５０ｉｔ ｍ） （２１）上にアンドープのＧａＡｓ
層（８０００人＞ ＜２２）と、ｎＡｅＧａＡｓ層（１
゜ＯＸ Ｉ Ｏ”ｃｍ−’、２００人） （２３）と
、ｎＧａＡＳ層＜ ３ Ｘ Ｉ ０１７ｃｍ−’、２５
０人）（２４ンとを有しており、この半導体基板（２０
）上には耐熱ゲート電極（２５）が設けられており、こ
の耐熱ゲート電極（２５）のドレイン電極（２８）側の
側面（２５ａ）には第１実施例の場合と同様の残存絶縁
膜（２６）が設けられている。この耐熱ゲート電極（２
５）と残存絶縁膜（２６）は耐熱ゲート電極（２５）の
両側のｎ＋イオン注入領域（低抵抗体層＋ （２７）（
２７）をイオン注入法で形成する際にマスクとして利用
される。（２９）はソース７ｊｉ極である。
第３図は本発明方法をヘテロ接合（ＡｌＧａＡｓ Ｇａ
Ａｓ）ＭＩＳＦＥＴに適用したものの構成図である。こ
れはｎ″″層（３９）を形成する場合に本躇明の思想を
利用しているものである。半導体基板（３＋１）はＧａ
Ａｓ半絶縁基板（４５０μｍ＞（３１）１−にアンドー
プのＧａＡｓ層（１μｍ） （３２）と、アンドープの
ＡｆｆｉＧａＡｓ層（５００人）（３３）とを有してお
り、この半導体基板（３０）Ｉ−、にはｎＧａＡｓｔＩ
Ｊｌｉ ｆ１、Ｑｘｌ Ｑ”ｃｍ−’、 ５０００λ
ｌ （３４）とタングステン電極（３５）とからなる耐
熱デートｔｉ（３６）が設けられており、この耐熱ゲー
トを極（３６）のドレインを極（３７）側の側面（３６
ａ）に（、！第１実施例の場合と同様の残存絶縁膜（３
８）が設すられている。この耐熱ゲートを極（３６）と
残存絶縁膜（３８）は耐熱ゲート電極（３６）と両側の
ｎ＋イオン注入領域（低抵抗体層） （３９）（３９）
をイ オン注入法で形成する際にマスクとして利用され
る。
Ａｓ）ＭＩＳＦＥＴに適用したものの構成図である。こ
れはｎ″″層（３９）を形成する場合に本躇明の思想を
利用しているものである。半導体基板（３＋１）はＧａ
Ａｓ半絶縁基板（４５０μｍ＞（３１）１−にアンドー
プのＧａＡｓ層（１μｍ） （３２）と、アンドープの
ＡｆｆｉＧａＡｓ層（５００人）（３３）とを有してお
り、この半導体基板（３０）Ｉ−、にはｎＧａＡｓｔＩ
Ｊｌｉ ｆ１、Ｑｘｌ Ｑ”ｃｍ−’、 ５０００λ
ｌ （３４）とタングステン電極（３５）とからなる耐
熱デートｔｉ（３６）が設けられており、この耐熱ゲー
トを極（３６）のドレインを極（３７）側の側面（３６
ａ）に（、！第１実施例の場合と同様の残存絶縁膜（３
８）が設すられている。この耐熱ゲートを極（３６）と
残存絶縁膜（３８）は耐熱ゲート電極（３６）と両側の
ｎ＋イオン注入領域（低抵抗体層） （３９）（３９）
をイ オン注入法で形成する際にマスクとして利用され
る。
（ト） 発明の効果
本発明は以ヒの説明から明らかな妬く、ドレイン［１１
１１の耐熱ゲート電極［極近（ｆＪにはｎ“層（低抵抗
体層）がイオン）を人されないので、高ドレイン耐圧が
保証される。ソース側の耐熱ゲート１を極近傍には必要
なイオンが注入されるため低ソース抵抗の要請は害なり
れない。
１１の耐熱ゲート電極［極近（ｆＪにはｎ“層（低抵抗
体層）がイオン）を人されないので、高ドレイン耐圧が
保証される。ソース側の耐熱ゲート１を極近傍には必要
なイオンが注入されるため低ソース抵抗の要請は害なり
れない。
以Ｌ、本発明を、単純な耐熱ゲートｔｉのセルファライ
ンプロセスを用いて説明をしたが、本発明はサイドウオ
ールなどを用いた各種の耐熱ゲートｔｈのセルファライ
ンプロセスに適用することができる。
ンプロセスを用いて説明をしたが、本発明はサイドウオ
ールなどを用いた各種の耐熱ゲートｔｈのセルファライ
ンプロセスに適用することができる。
４、 図面の簡ｌ１ｔｆｔ説明
第１図は本発明方法の１実施例の工程図である。第２図
、鄭３図は本発明方法をそれぞれ異なるタイプのＦＥＴ
に適用してなるものの構成図である。第４図は、従来方
法の工程図である。
、鄭３図は本発明方法をそれぞれ異なるタイプのＦＥＴ
に適用してなるものの構成図である。第４図は、従来方
法の工程図である。
Claims (1)
- １、半導体基板上に耐熱ゲート電極を選択的に形成する
工程と、該耐熱ゲート電極を付設した半導体基板上に絶
縁膜を形成する工程と、前記耐熱ゲート電極のドレイン
電極側の側面上及び該側面に隣接する半導体基板上の絶
縁膜が残るように、前記絶縁膜に対して斜め方向から該
絶縁膜をエッチングするためイオンビームを付与する工
程と、この残存絶縁膜を付けた状態で、前記半導体基板
内にイオンを注入して該半導体基板内に低抵抗層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26170388A JPH02109342A (ja) | 1988-10-18 | 1988-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26170388A JPH02109342A (ja) | 1988-10-18 | 1988-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02109342A true JPH02109342A (ja) | 1990-04-23 |
Family
ID=17365539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26170388A Pending JPH02109342A (ja) | 1988-10-18 | 1988-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02109342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321514A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| US7225158B2 (en) | 1999-12-28 | 2007-05-29 | Sony Corporation | Image commercial transactions system and method |
-
1988
- 1988-10-18 JP JP26170388A patent/JPH02109342A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321514A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| US7225158B2 (en) | 1999-12-28 | 2007-05-29 | Sony Corporation | Image commercial transactions system and method |
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