JPS6237971A - シヨツトキ−障壁ゲ−ト電界効果トランジスタの製造方法 - Google Patents
シヨツトキ−障壁ゲ−ト電界効果トランジスタの製造方法Info
- Publication number
- JPS6237971A JPS6237971A JP17722885A JP17722885A JPS6237971A JP S6237971 A JPS6237971 A JP S6237971A JP 17722885 A JP17722885 A JP 17722885A JP 17722885 A JP17722885 A JP 17722885A JP S6237971 A JPS6237971 A JP S6237971A
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- Japan
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- gate electrode
- film
- electrode
- organic resin
- insulating film
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（彦業上の利用分野）
本発明は電界効果トランジスタの製造方法に関し、更に
詳しくはゲート電極に対してオーム性電極が自己整合的
に極めて近接して形成でき、以て直列寄生抵抗を低減さ
せることが可能なショットキ障壁型電界効果トランジス
タの製造方法に関する。
詳しくはゲート電極に対してオーム性電極が自己整合的
に極めて近接して形成でき、以て直列寄生抵抗を低減さ
せることが可能なショットキ障壁型電界効果トランジス
タの製造方法に関する。
（従来の技術）
ショットキ障壁型電界効果トランジスタの特性を向上さ
せるためにはゲート・ソース間、ゲートドレイン間の直
列寄生抵抗を減少させることが必要であり、例えばＧａ
Ａｓを用いたショットキ障壁型電界効果トランジスタ（
以下ＧａＡｓ ＭＥＳＦＥＴと称す）に於ては、第２図
に示す製造方法が知られている（例えば１９８１アイ・
イー・イー・イー・インタナショナル・ソリッドステー
ト・サーキッツ・コンファレンス・ダイジェスト・オブ
・テクニカル・ペーパーズ、（１９８１ＴＥＥＥＴｎｔ
ｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ’−８ｔａｔｅ Ｃ
１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ、２
１８−２１９ （１９８１））。
せるためにはゲート・ソース間、ゲートドレイン間の直
列寄生抵抗を減少させることが必要であり、例えばＧａ
Ａｓを用いたショットキ障壁型電界効果トランジスタ（
以下ＧａＡｓ ＭＥＳＦＥＴと称す）に於ては、第２図
に示す製造方法が知られている（例えば１９８１アイ・
イー・イー・イー・インタナショナル・ソリッドステー
ト・サーキッツ・コンファレンス・ダイジェスト・オブ
・テクニカル・ペーパーズ、（１９８１ＴＥＥＥＴｎｔ
ｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ’−８ｔａｔｅ Ｃ
１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ、２
１８−２１９ （１９８１））。
まず同図（ａ）において半絶縁性ＧａＡｓ基板１２中に
例えばイオン注入源により、キャリア密度１×１０１１
０ｌ７、厚さ０．０８ｐｍのｎ型ＧａＡｓ動作層２２を
形成し、その上の所定の場所に、例えば８００°Ｃ以上
に加熱しても特性の劣化がない金属例えばＷＳｉより成
るゲート電極３２を形成する。次にこのゲート電極をマ
スクとして例えば加速エネルギー］ ２０ＫｅＶ、ドー
ス量４Ｘ１０１２ｃｍ−２だけＳｉイオン注入して高濃
度イオン注入領域を形成しく同図（ｂ））、更にウェー
ハ表面全体に例えばＳｉＯ２等の保護膜を形成したあと
ウェーハ全体を８５０°Ｃで３０分間アニールして前記
高濃度イオン注入領域の注入イオンを活性化し、高キヤ
リア密度領域４２とする。次に同図（ｃ）の如く、ソー
ス、ドレインのオーム性電極８２１．８２２を形成して
ＧａＡｓＭＥＳＦＥＴとしている。
例えばイオン注入源により、キャリア密度１×１０１１
０ｌ７、厚さ０．０８ｐｍのｎ型ＧａＡｓ動作層２２を
形成し、その上の所定の場所に、例えば８００°Ｃ以上
に加熱しても特性の劣化がない金属例えばＷＳｉより成
るゲート電極３２を形成する。次にこのゲート電極をマ
スクとして例えば加速エネルギー］ ２０ＫｅＶ、ドー
ス量４Ｘ１０１２ｃｍ−２だけＳｉイオン注入して高濃
度イオン注入領域を形成しく同図（ｂ））、更にウェー
ハ表面全体に例えばＳｉＯ２等の保護膜を形成したあと
ウェーハ全体を８５０°Ｃで３０分間アニールして前記
高濃度イオン注入領域の注入イオンを活性化し、高キヤ
リア密度領域４２とする。次に同図（ｃ）の如く、ソー
ス、ドレインのオーム性電極８２１．８２２を形成して
ＧａＡｓＭＥＳＦＥＴとしている。
（発明が解決しようとする問題点）
上述した従来のショットキ障壁デー１−型電界効果トラ
ンジスタの製造方法では、ウェーハ表面にゲート電極を
形成した後にオーム性電極を形成するため、オーム性電
極パターン形成のためのホトレジストがゲート電極近傍
に溜り、オーム性電極をゲート電極に近接して形成する
ことは困難である。例えば、ゲーム電極の厚さは通常０
．５ｐｍ程度であるので、リフトオフ法によりオーム性
電極を形成する場合、ゲート電極とオーム性電極との距
離は１１１ｍ程度までしか短縮できない。一方高キャリ
ア密度領域のキャリア密度を増すとゲート逆耐圧が低下
すること、高キヤリア密度領域の厚さを厚くすると半絶
縁性基板を経てソース、ドレインの各高キヤリア密度領
域間を流れる基板電流が増すことの理由により高キヤリ
ア密度領域のシート抵抗値は３００Ω泊程度に選ばれる
。この様なＧａＡｓＭＥＳＦＥＴのソース寄生抵抗はゲ
ート幅１ｍｍ当たりの換算値で０．９Ωｍｍ程度である
が、この中に占めるゲート電極とソース電極の間にある
高キヤリア密度領域の抵抗値は０．３Ωｍｍにもなり、
無視できない大きな値となる。
ンジスタの製造方法では、ウェーハ表面にゲート電極を
形成した後にオーム性電極を形成するため、オーム性電
極パターン形成のためのホトレジストがゲート電極近傍
に溜り、オーム性電極をゲート電極に近接して形成する
ことは困難である。例えば、ゲーム電極の厚さは通常０
．５ｐｍ程度であるので、リフトオフ法によりオーム性
電極を形成する場合、ゲート電極とオーム性電極との距
離は１１１ｍ程度までしか短縮できない。一方高キャリ
ア密度領域のキャリア密度を増すとゲート逆耐圧が低下
すること、高キヤリア密度領域の厚さを厚くすると半絶
縁性基板を経てソース、ドレインの各高キヤリア密度領
域間を流れる基板電流が増すことの理由により高キヤリ
ア密度領域のシート抵抗値は３００Ω泊程度に選ばれる
。この様なＧａＡｓＭＥＳＦＥＴのソース寄生抵抗はゲ
ート幅１ｍｍ当たりの換算値で０．９Ωｍｍ程度である
が、この中に占めるゲート電極とソース電極の間にある
高キヤリア密度領域の抵抗値は０．３Ωｍｍにもなり、
無視できない大きな値となる。
（問題点を解決するための手段）
本発明のショットキー障壁ゲート電界効果トランジスタ
の製造方法は、半導体動作層上に、後工程のアニール温
度を経ても該半導体動作層に対して良好なショットキー
特性を示す金属を用いてゲート電極を形成する工程と、
不要部をマスク材で覆ってゲート電極とマスク材をマス
クとして前記動作層と同一導電型の不純物をイオン注入
する工程と、該マスク材を除去してウェーハを加熱し注
入不純物を活性化する工程と、全表面に絶縁膜を形成す
る工程と、ウェーハの垂直」三方から異方性ドライエツ
チング法により前記絶縁膜をエツチングし、前記ゲート
電極の少なくとも側面に前記絶縁膜を残置する工程と、
ゲート電極を含む所定の領域にオーム性金属を被着する
工程と、全面に有機樹脂膜を塗布し加熱し流動させるこ
とにより前記ゲート電極上方の有機樹脂膜の厚さを他゛
の領域の有機樹脂膜の厚みに比べて薄くする工程と、ウ
ェーハ垂直方向からドライエツチングを施し前記ゲート
電極上の有機樹脂膜を全て除去し、更に露出したる前記
ゲート電極上のオーム性金属を除去する工程を含んでな
る。
の製造方法は、半導体動作層上に、後工程のアニール温
度を経ても該半導体動作層に対して良好なショットキー
特性を示す金属を用いてゲート電極を形成する工程と、
不要部をマスク材で覆ってゲート電極とマスク材をマス
クとして前記動作層と同一導電型の不純物をイオン注入
する工程と、該マスク材を除去してウェーハを加熱し注
入不純物を活性化する工程と、全表面に絶縁膜を形成す
る工程と、ウェーハの垂直」三方から異方性ドライエツ
チング法により前記絶縁膜をエツチングし、前記ゲート
電極の少なくとも側面に前記絶縁膜を残置する工程と、
ゲート電極を含む所定の領域にオーム性金属を被着する
工程と、全面に有機樹脂膜を塗布し加熱し流動させるこ
とにより前記ゲート電極上方の有機樹脂膜の厚さを他゛
の領域の有機樹脂膜の厚みに比べて薄くする工程と、ウ
ェーハ垂直方向からドライエツチングを施し前記ゲート
電極上の有機樹脂膜を全て除去し、更に露出したる前記
ゲート電極上のオーム性金属を除去する工程を含んでな
る。
尚、上記ゲート電極金属はＷＳｉｘ、 ＷＮｘ、チタン
・タングステン合金、タングステン・アルミニウム合金
、ＭｏＮｘのいずれかより選ばれてもよい。
・タングステン合金、タングステン・アルミニウム合金
、ＭｏＮｘのいずれかより選ばれてもよい。
（作用）
ＧａＡｓ ＭＥＳＦＥＴのソース寄生抵抗低減のために
高濃度イオン注入領域がゲート電極に極めて近接する形
でソース及びドレイン電極領域に形成されて来たが、リ
ソグラフィ技術上ゲート・ソース電極間隔をｌｐｍ程度
以下に短縮することが難しく、ソース寄生抵抗低減の限
界となっていた。
高濃度イオン注入領域がゲート電極に極めて近接する形
でソース及びドレイン電極領域に形成されて来たが、リ
ソグラフィ技術上ゲート・ソース電極間隔をｌｐｍ程度
以下に短縮することが難しく、ソース寄生抵抗低減の限
界となっていた。
一方、ゲート電極に形成した例えば０．２ｐｍ以下の極
く薄い側壁を用いた自己整合技術によればソース電極金
属をゲート電極に充分に近接して形成でき、ソース寄生
抵抗が一段と低減できる。
く薄い側壁を用いた自己整合技術によればソース電極金
属をゲート電極に充分に近接して形成でき、ソース寄生
抵抗が一段と低減できる。
（実施例）
以下図面を用いて本発明の実施例について説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めに工程順に示した断面図である。
めに工程順に示した断面図である。
まず、第１図（ａ）に示すように半絶縁性ＧａＡｓ基板
１１上にｎ型ＧａＡｓ動作層２１を設けたる後、例えば
ＷＳｉｘ（ｘ ＝０．６）よりなる厚さ０．５ｐｍのゲ
ート電極３１をドライエツチング法により形成する。ゲ
ート長はｌｐｍとした。
１１上にｎ型ＧａＡｓ動作層２１を設けたる後、例えば
ＷＳｉｘ（ｘ ＝０．６）よりなる厚さ０．５ｐｍのゲ
ート電極３１をドライエツチング法により形成する。ゲ
ート長はｌｐｍとした。
次に第１図（ｂ）に示すようにイオン注入される必要の
ない領域を厚さ１．５ｐｍのホトレジスト膜（同図に示
されていない）で覆い、ホトレジスト膜とゲート電極を
マスクとしてＳｉイオンを加速エネルギー７０ＫｅＶ、
ドース量３×１０１３ｃｍ−２の条件でイオン注入し、
更にホトレジスト膜を除去した後８００°ＣのＡｓＨａ
雰囲気中で１５分間アニールを行ない高キヤリア密度領
域４１を形成する。
ない領域を厚さ１．５ｐｍのホトレジスト膜（同図に示
されていない）で覆い、ホトレジスト膜とゲート電極を
マスクとしてＳｉイオンを加速エネルギー７０ＫｅＶ、
ドース量３×１０１３ｃｍ−２の条件でイオン注入し、
更にホトレジスト膜を除去した後８００°ＣのＡｓＨａ
雰囲気中で１５分間アニールを行ない高キヤリア密度領
域４１を形成する。
続いて第１図（ｃ）に示すように全面にＳｉＯ２膜を厚
み０．１５ｐｍだけ被着し、更にＣＦ４を用いガス庄８
０ｍＴｏｒｒ、電力０．９Ｗ／ｃｍの条件で異方性ドラ
イエツチングを行ない、ゲート電極側面にＳｉＯ２側壁
７１を残す。発明者の実験によると、このときゲート金
属３１の上面にもＳｉＯ２が残ったが、これは同図（ｂ
）においてゲート金属上面における方がその他の領域に
比べてＳｉＯ２が厚く被着するためである。本発明にお
いてはこのようにゲート電極上面にもＳｉＯ２膜が残る
方が好ましいが、これは本質的な要件ではなく、ゲート
電極の側面のみにＳｉＯ２膜を残置してもよい。
み０．１５ｐｍだけ被着し、更にＣＦ４を用いガス庄８
０ｍＴｏｒｒ、電力０．９Ｗ／ｃｍの条件で異方性ドラ
イエツチングを行ない、ゲート電極側面にＳｉＯ２側壁
７１を残す。発明者の実験によると、このときゲート金
属３１の上面にもＳｉＯ２が残ったが、これは同図（ｂ
）においてゲート金属上面における方がその他の領域に
比べてＳｉＯ２が厚く被着するためである。本発明にお
いてはこのようにゲート電極上面にもＳｉＯ２膜が残る
方が好ましいが、これは本質的な要件ではなく、ゲート
電極の側面のみにＳｉＯ２膜を残置してもよい。
次に、第１図（ｄ）に示すようにオーム性金属としてＡ
ｕＧｅ、 Ｎｉよりなる積層金属膜８１を全面に蒸着す
る。
ｕＧｅ、 Ｎｉよりなる積層金属膜８１を全面に蒸着す
る。
次に第１図（ｅ）に示すようにホトレジスト（商品名Ａ
Ｚ １３７０）９１を塗布し、１５０°Ｃで２０分間加
熱することにより該ホトレジストを流動させる。
Ｚ １３７０）９１を塗布し、１５０°Ｃで２０分間加
熱することにより該ホトレジストを流動させる。
次に第１図（Ｄに示すように、全面をＣＦ４を用いてド
ライエツチングし、薄くなったゲート電極上のホトレジ
ストを除去して積層金属膜８１を露出せしめ、更に積層
金属膜をＡｒイオンシリング法により除去する。
ライエツチングし、薄くなったゲート電極上のホトレジ
ストを除去して積層金属膜８１を露出せしめ、更に積層
金属膜をＡｒイオンシリング法により除去する。
次に第１図（ｇ）のようにホトレジスト膜を除去し、合
金化熱処理を行なうことによりＧａＡｓ ＭＥＳＦＥＴ
が完成する。
金化熱処理を行なうことによりＧａＡｓ ＭＥＳＦＥＴ
が完成する。
このように本発明によればゲート電極とソース電極、ド
レイン電極とは自己整合的に極めて近接して形成するこ
とができる。例えば本実施例ではゲート・ソース電極間
隔は０．１５ｐｍとなり、ソース寄生抵抗は従来に比べ
て０．２６Ωｍｍ減少し０．６４Ωｍｍに低減できた。
レイン電極とは自己整合的に極めて近接して形成するこ
とができる。例えば本実施例ではゲート・ソース電極間
隔は０．１５ｐｍとなり、ソース寄生抵抗は従来に比べ
て０．２６Ωｍｍ減少し０．６４Ωｍｍに低減できた。
（発明の効果）
以上の説明から明らかなように、本発明よればゲート、
ソース電極間距離は安定したドライエツチング工程によ
り自己整合的に極めて近接することができるため、制御
性、再現性よくソース寄生抵抗の小さなＧａＡｓ ＭＥ
ＳＦＥＴが得られ、その効果は大きい。
ソース電極間距離は安定したドライエツチング工程によ
り自己整合的に極めて近接することができるため、制御
性、再現性よくソース寄生抵抗の小さなＧａＡｓ ＭＥ
ＳＦＥＴが得られ、その効果は大きい。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図（ａ）〜（ｃ）は従
来のショットキー障壁ゲート電界効果トランジスタの製
造方法を説明するために工程順に示した断面図である。 １１、１２・・・半導体性ＧａＡｓ基板、２１．２２・
・・動作層３１、３２・・・ゲート電極、４１．４２・
・・高キヤリア密度領域７１・・・側壁、８１１．８２
１・・・ソース電極８２１、８２２・・・ドレイン電極
。 ；７１ 口 第２図 ３２ゲート電極
めに工程順に示した断面図、第２図（ａ）〜（ｃ）は従
来のショットキー障壁ゲート電界効果トランジスタの製
造方法を説明するために工程順に示した断面図である。 １１、１２・・・半導体性ＧａＡｓ基板、２１．２２・
・・動作層３１、３２・・・ゲート電極、４１．４２・
・・高キヤリア密度領域７１・・・側壁、８１１．８２
１・・・ソース電極８２１、８２２・・・ドレイン電極
。 ；７１ 口 第２図 ３２ゲート電極
Claims (2)
- （１）半導体動作層上に、後工程のアニール温度を経て
も該半導体動作層に対して良好なショットー性を示す金
属を用いてゲート電極を形成する工程と、不要部をマス
ク材で覆ってゲート電極とマスク材をマスクとして前記
動作層と同一導電型の不純物をイオン注入する工程と、
該マスク材を除去してウェーハを加熱し注入不純物を活
性化する工程と、全表面に絶縁膜を形成する工程と、ウ
ェーハの垂直上方から異方性ドライエッチング法により
前記絶縁膜をエッチングし、前記ゲート電極の少なくと
も側面に前記絶縁膜を残置する工程と、ゲート電極を含
む所定の領域にオーム性金属を被着する工程と、全面に
有機樹脂膜を塗布し加熱し流動させることにより前記ゲ
ート電極上方の有機樹脂膜の厚さを他の領域の有機樹脂
膜の厚みに比べて薄くする工程と、ウェーハ垂直方向か
らドライエッチングを施し前記ゲート電極上の有機樹脂
膜を全て除去し、更に露出したる前記ゲート電極上のオ
ーム性金属を除去する工程を含んでなることを特徴とす
るショットキー障壁ゲート型電界効果トランジスタの製
造方法。 - （２）ゲート電極金属が硅化タングステン（ＷＳｉｘ）
、窒化タングステン（ＷＮｘ）、チタン・タングステン
合金、タングステン・アルミニウム合金、窒化モリブデ
ン（ＭｏＮｘ）のいずれかであることを特徴とする特許
請求の範囲第１項記載のショットキー障壁ゲート型電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17722885A JPS6237971A (ja) | 1985-08-12 | 1985-08-12 | シヨツトキ−障壁ゲ−ト電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17722885A JPS6237971A (ja) | 1985-08-12 | 1985-08-12 | シヨツトキ−障壁ゲ−ト電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237971A true JPS6237971A (ja) | 1987-02-18 |
Family
ID=16027391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17722885A Pending JPS6237971A (ja) | 1985-08-12 | 1985-08-12 | シヨツトキ−障壁ゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237971A (ja) |
-
1985
- 1985-08-12 JP JP17722885A patent/JPS6237971A/ja active Pending
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